KR100300452B1

KR100300452B1 - 테스트모드를갖는반도체기억장치

Info

Publication number: KR100300452B1
Application number: KR1019980037695A
Authority: KR
Inventors: 마끼 기따오까; 쯔요시 하마모또; 히데끼 야마우찌; 다까시 이즈쯔
Original assignee: 다니구찌 이찌로오, 기타오카 다카시; 미쓰비시덴키 가부시키가이샤
Priority date: 1997-12-24
Filing date: 1998-09-12
Publication date: 2001-09-06
Also published as: KR19990062500A; CN1143317C; US6189119B1; DE19831766A1; CN1221190A; JPH11185497A; TW403906B

Abstract

CSP(Chip Scale Package)를 사용하여 SRAM 내에 카운터(5)를 설치한다. 카운터(5)는 (n+1)단의 플립플롭(6.0 내지 6.n)을 포함하고, 테스트 신호 TEST가 「H」레벨로 된 것에 응답하여 어드레스 클럭 신호 DQCLK의 펄스수를 카운트하고, 어드레스 신호군(A0 내지 An)을 출력한다. 어드레스 신호군(A0 내지 An)을 외부로부터 입력하고 있던 종래의 SRAM에 비해 테스트시 필요한 외부핀의 수를 줄일 수 있어 테스트 보드의 배선이 1층 배선으로 충분하다. 따라서, 테스트의 저코스트화를 꾀할 수 있다.

Description

테스트 모드를 갖는 반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE HAVING TEST MODE}

본 발명은 반도체 기억 장치에 관한 것으로, 특히 테스트 모드(test mode)를 갖는 반도체 기억 장치에 관한 것이다.

최근, 반도체 기억 장치(SRAM, DRAM 등)의 기억 용량의 증가에 따라, 반도체기억 장치의 어드레스 신호 입력 단자 및 데이타 신호 입력 단자의 수도 증가되는 경향에 있다.

도 8은 이러한 다수의 어드레스 신호 입력 단자 및 데이타 신호 입출력 단자를 구비한 SRAM의 전체 구성을 도시하는 블럭도이다. 도 8을 참조하면, 이 SRAM은 어드레스 신호 입력 단자군(31 내지 33), 데이타 신호 출력 단자군(34) 및 제어 신호 입력 단자(35 내지 38)를 구비한다.

어드레스 신호 입력 단자군(31 내지 33)에는 외부로부터 어드레스 신호(AO 내지 An)(n은 0 이상의 정수임)가 입력된다. 어드레스 신호 입력 단자군(31)에는 어드레스 신호(A0 내지 An)중 행 지정용 어드레스 신호(예를 들면 A4 내지 A8, A12 내지 An)가 입력된다. 어드레스 신호 입력 단자군(32)에는 어드레스 신호(A0 내지 An) 중 열 지정용 어드레스 신호(예를 들어 A0, A2, A3, A10)가 입력된다. 어드레스 신호 입력 단자군(33)에는 어드레스 신호(A0 내지 An) 중에서 블럭 지정용 어드레스 신호(예를 들어 A1, A9, A11)가 입력된다. 데이타 신호 입출력 단자군(34)은 데이타 신호(D0 내지 Dm)(m은 0 이상의 정수임)의 입출력에 사용된다. 제어 신호 입력 단자군(35 내지 38)에는 외부로부터 기록 제어 신호(/W), 칩 선택 신호(/S1, S2) 및 출력 인에이블 신호(/OE)가 각각 입력된다.

또한, 이 SRAM은 행 입력 버퍼(row input buffer)(41), 열 입력 버퍼(colum input buffer)(42), 블럭 입력 버퍼(43), 행 디코더(44), 열 디코더(45), 블럭 디코더(46), 메모리 어레이(47), 클럭 발생기(48), 센스 앰프(49), 출력 버퍼(50), 입력 데이타 제어 회로(51), 및 게이트 회로(52 내지 54)를 구비한다.

행 입력 버퍼(41)는 어드레스 신호 입력 단자군(31)을 통하여 외부로부터 공급된 어드레스 신호(A4 내지 A8, A12 내지 An)의 증폭 신호 및 반전된 증폭 신호를 생성하여 행 디코더(44) 및 클럭 발생기(48)에 공급한다.

열 입력 버퍼(42)는 어드레스 신호 입력 단자군(32)으로부터 입력된 어드레스 신호(A0, A2, A3, A10)의 증폭 신호 및 반전 증폭 신호를 생성하여 열 디코더(45) 및 클럭 발생기(48)에 공급한다.

블럭 입력 버퍼(43)는 어드레스 신호 입력 단자군(33)을 통하여 외부로부터 공급된 어드레스 신호(A1, A9, A11)의 증폭 신호 및 반전 증폭 신호를 생성하여 블럭 디코더(46) 및 클럭 발생기(48)에 공급한다.

메모리 어레이(47)는 복수의 메모리 블럭으로 분할되어 있고, 각 메모리 블럭은 각각이 1 비트의 데이타를 기억하는 복수의 메모리 셀을 포함한다. 메모리 셀군은 데이타 신호 입출력 단자의 수와 동일한 수인 m씩 미리 그룹화되어 있고, 각 메모리 셀 그룹은 행 어드레스, 열 어드레스 및 블럭 어드레스에 따라 결정되는 소정의 어드레스에 배치된다.

행 디코더(44)는 행 입력 버퍼(41)로부터 공급된 어드레스 신호(A4 내지 A8, A12 내지 An)의 증폭 신호 및 반전 증폭 신호에 따라, 메모리 어레이(47)의 행 어드레스를 지정한다. 열 디코더(45)는 열 입력 버퍼(42)로부터 공급된 어드레스 신호(A0, A2, A3, A10)의 증폭 신호 및 반전 증폭 신호에 따라 메모리 어레이(47)의 열 어드레스를 지정한다. 블럭 디코더(46)는 블럭 입력 버퍼(43)로부터 공급된 어드레스 신호(A1,A11, A9)의 증폭 신호 및 반전 증폭 신호에 따라 메모리어레이(47)의 블럭 어드레스를 지정한다.

클럭 발생기(48) 및 게이트 회로(52 내지 54)는 제어 신호 입력 단자(35 내지 38)를 통하여 외부로부터 공급된 신호(/W, /S1, S2, /OE)와, 입력 버퍼(41 내지 43)로부터 공급된 어드레스 신호(A0 내지 An)의 증폭 신호 및 반전 증폭 신호에 따라 소정의 동작 모드를 선택하여 SRAM 전체를 제어한다.

센스 앰프(49)는 판독 모드시에 디코더(44 내지 46)에 의해 지정된 어드레스의 메모리 셀 그룹으로부터 데이타 신호(D0 내지 Dm)를 판독한다. 출력 버퍼(50)는 판독 모드시에, 센스 앰프(49)에 의해 판독된 데이타 신호(D0 내지 Dm)를 데이타 신호 출력 단자군(34)을 통하여 외부에 출력한다. 입력 데이타 제어 회로(51)는 기록 모드시에, 데이타 신호 입출력 단자군(34)을 통하여 외부로부터 공급된 데이타 신호(D0 내지 Dm)를 디코더(44 내지 46)에서 지정된 어드레스의 메모리 셀 그룹에 기록한다.

다음에, 도 8에 도시된 SRAM의 동작 모드에 대해서 간단히 설명하겠다. 기록 동작 모드시에는 신호(/W, /S1)이 「L」레벨로 되고, 신호(S2, /OE)가 「H」레벨로 되고, 어드레스 신호 입력 단자군(31 내지 33)에 어드레스 신호(A0 내지 An)가 공급되고, 데이타 신호 출력 단자군(34)에 기록 데이타 신호(D0 내지 Dm)이 공급된다. 디코더(44 내지 46)는 어드레스 신호(A0 내지 An)에 따라 메모리 어레이(47) 중에서 임의의 메모리 셀 그룹을 지정한다. 외부로부터 공급된 데이타 신호(D0 내지 Dm)는 디코더(44 내지 46)에 의해 지정된 메모리 셀 그룹에, 입력 데이타 제어 회로(51)에 의해 기록된다.

판독 동작시는, 신호(/OE, /S1)이 「L」 레벨로 되고, 신호(S2, /W)가 「H」 레벨로 되고, 어드레스 신호 입력 단자군(31 내지 33)에 어드레스 신호(A0 내지 An)가 공급된다. 디코더(44 내지 46)는 어드레스 신호(A0 내지 An)에 따라 메모리 어레이(47) 중에서 임의의 메모리 셀 그룹을 지정한다. 디코더(44 내지 46)에 의해 지정된 메모리 셀 그룹의 데이타(D0 내지 Dm)는 센스 앰프(49)에 의해 판독된다. 센스 앰프(49)에 의해 판독된 데이타(D0 내지 Dm)는 출력 버퍼(50)에 의해 데이타 신호 입출력 단자군(34)으로 출력된다.

그런데, 이와 같은 SRAM에서는 출하후 조기에 고장나는 초기 불량품을 제거하기 위해 초기 불량을 가속적으로 생기게 하는 번-인 테스트(burn-in test)를 출하에 앞서 실행한다. 번-인 테스트에는 다수의 SRAM을 하나의 테스트 보드에 탑재하고, 어드레스 신호(A0 내지 An) 및 데이타 신호(D0 내지 Dm)을 테스트 보드 상의 SRAM군에 병렬로 공급하여 통상 보다 더 가혹한 조건(고온, 고전원전압 등)으로 구동시킨다.

그때, SOP(Small Outline Package), TSOP(Thin Small Outline Package) 등의 종래의 패키지를 이용한 SRAM에서는 도 9에 도시된 바와 같이, 패키지(61)의 주변부만에만 외부 핀(62)이 배치되어 있기 때문에, 테스트 보드 상의 배선(63)은 1층 배선으로 구성 가능하였다.

그러나, CSP(Chip Scale Package)와 같은 최근의 소형 패키지를 이용한 SRAM에서는, 도 10에 도시된 바와 같이 패키지(71)의 하면에 외부핀(72)이 행렬상으로 배치되어 있다. 따라서, 테스트 보드 상의 배선(73)을 1층 배선으로 구성하면 패키지(71)의 하면의 주변부의 외부핀(72)에 배선(73)을 접속할 수 있다 해도, 중앙부의 외부핀(72)에 배선(73)을 접속할 수 없다. 테스트 보드 상의 배선(73)을 다층 배선으로 하면 모든 외부핀(72)에 배선(73)을 접속할 수 있으나 테스트 보드가 고가격화 되어 테스트 코스트가 상승한다.

상술한 문제 때문에, 본 발명의 주요 목적은 테스트의 저코스트화를 달성할 수 있는 반도체 기억 장치를 공급하는 데 있다.

본 발명의 제1 반도체 기억 장치를 간단히 설명하면, 테스트 모드시에 외부 클럭 신호의 펄스 수를 카운트하고, 그 카운터 값에 따라 복수의 어드레스 각각 지정하는 카운터와, 카운터에 의해 지정된 어드레스의 메모리 셀과 외부와의 사이에 데이타의 입출력을 수행하는 데이타 입출력 회로가 설치된다. 따라서, 복수의 외부 어드레스 신호로 어드레스를 지정한 종래 기술에 비해, 테스트 모드시에 사용하는 외부핀의 수가 줄어들게 되어 테스트 보드의 배선 수가 적어진다. 이에 따라 테스트 보드는 1층 배선으로 족하여, 테스트 보드의 저코스트화 및 나아가서는 테스트의 저코스트를 달성할 수 있다.

본 발명의 제2 반도체 기억 장치를 간단히 설명하면, 테스트 모드시에 제1 클럭 신호의 펄스 수를 카운트하고, 복수의 어드레스 신호를 출력하는 복수단의 플립플롭을 포함하는 제1 카운터와, 제1 카운터로부터의 복수의 어드레스 신호로 지정된 어드레스의 메모리 셀 그룹에 속하는 소정수의 메모리 셀 각각에 데이타를 기록하는 기록 회로가 설치된다. 따라서, 복수의 외부 어드레스 신호로 어드레스를지정한 종래 기술에 비해 테스트 모드시에 사용하는 외부핀의 수를 적게하여도 되어, 테스트 보드의 배선 수가 적어진다. 이에 따라 테스트 보드는 1층 배선으로 족하여 테스트 보드의 저코스트화 및 나아가서는 테스트의 저코스트를 달성할 수 있다.

바람직하게는 테스트 모드시에 제2 클럭 신호의 펄스수를 카운트하고, 소정수의 데이타를 출력하는 소정수 단의 플립플롭을 포함하는 제2 카운터가 추가로 설치되고, 기록 회로는 제1 카운터로 지정된 어드레스의 메모리셀 그룹에 속하는 소정수의 메모리 셀에 제2 카운터로부터의 소정수의 데이타를 각각 기록한다. 이 경우, 외부로부터 입력된 복수의 데이타를 내부에서 생성하기 때문에 테스트 모드시에 사용하는 외부핀의 수가 더욱 줄어들게 된다.

바람직하게는, 제1 및 제2 클럭 신호는 동일한 외부 클럭 신호이다. 이 경우 어드레스 신호와 데이타를 확실히 동기시킬 수 있다.

또한 바람직하게는, 제2의 클럭 신호는 제1의 카운터로부터 출력된 복수의 어드레스 신호중 임의의 신호이다. 이 경우에도 어드레스 신호와 데이타를 확실히 동기시킬 수 있다.

또한 바람직하게는, 행렬상으로 배열된 외부핀군이 추가로 설치되고, 기록 회로는 통상 동작시에는, 외부핀군으로부터 입력된 복수의 외부 어드레스 신호에 의해 지정된 어드레스 메모리 셀 그룹에 속하는 소정수의 메모리 셀에 외부핀군으로부터 입력된 소정수의 외부 데이타를 각각 기록한다. 본 발명은 이와 같은 외부핀군이 설치되어 있는 경우에 특히 유효하다.

본 발명의 제3 반도체 기억 장치를 간단히 설명하면, 테스트 모드시에 외부 클럭 신호의 펄스 수를 카운트하고, 소정수의 데이타를 출력하는 소정수 단의 플립플럽을 포함한 카운터와, 그 카운터로부터 출력된 소정수의 데이타를 임의의 메모리 셀 그룹에 속하는 소정수의 메모리 셀에 기록하는 기록 회로가 설치되어 있다. 따라서, 복수의 데이타를 외부로부터 입력하던 종래에 비해, 테스트 모드시에 사용하는 외부핀의 수가 적어도 되어, 테스트 모드의 배선수가 줄어들게 된다. 이에 따라, 테스트 보드가 1층 배선으로 족하여, 테스트 보드의 저코스트화는 물론 테스트의 저코스트를 달성할 수 있다.

바람직하게는 제1 내지 제3의 반도체 기억 장치는 SRAM이다. 본 발명은 이 경우에 특히 유효하다.

도 1은 본 발명의 제1 실시 형태에 따른 SRAM의 주요부 구성을 도시하는 회로 블럭도.

도 2의 (a) 내지 도 2의 (e)는 도 1에 도시한 어드레스 발생 회로의 동작을 나타내는 타이밍도.

도 3은 도 1 및 도 2의 (a) 내지 도 2의 (e)에 도시된 SRAM의 효과를 설명하기 위한 도면.

도 4는 본 발명의 제2 실시 형태에 따른 SRAM의 주요부 구성을 도시하는 회로 블럭도.

도 5의 (a) 내지 도 5의 (e)는 도 4에 도시한 데이타 발생 회로의 동작을 나타내는 타이밍도.

도 6은 도 4 및 도 5의 (a) 내지 도 5의 (e)에 도시한 SRAM의 개량예를 도시하는 회로 블럭도.

도 7은 도 4 및 도 5의 (a) 내지 도 5의 (e)에 도시한 SRAM의 다른 개량예를 도시하는 회로 블럭도.

도 8은 종래 SRAM의 구성을 도시하는 블럭도.

도 9는 도 8에서 도시한 SARM에 대해 행해지는 번-인 테스트(burn-in test)를 설명하기 위한 도면.

도 10은 도 8 및 도 9에서 설명한 종래의 SRAM의 문제점을 설명하기 위한 도면.

〈도면의 주요 부분에 대한 부호의 설명>

1 : 어드레스 클럭 입력 단자

2, 22 : 테스트 신호 입력 단자

3, 23 : NAND 게이트

4, 7.0 내지 7.n, 24, 27.0 내지 27.m : 인버터

5, 25 : 카운터

6.0 내지 6.n, 26.0 내지 26.m : 플립플롭

11, 61, 71 : 패키지

12, 62, 72 : 외부핀

31 내지 33 : 어드레스 신호 입력 단자군

도 1은 본 발명의 제1 실시 형태에 따른 SRAM의 주요부 구성을 도시하는 회로 블럭도이다. 도 1을 참조하면 이 SRAM이 도 7의 종래의 SRAM과 다른 점은 어드레스 클럭 입력 단자(1), 테스트 신호 입력 단자(2), NAND 게이트(3), 인버터(4) 및 카운터(5)를 포함하는 어드레스 발생 회로가 새롭게 설치되어 있다는 점이다. 다만, 어드레스 클럭 입력 단자(1)는 도 8의 어드레스 신호 입력 단자군(31 내지 33) 중의 임의의 단자(예를 들어 어드레스 신호 An이 입력되는 단자)이다.

어드레스 클럭 입력 단자(1)에는, 번-인 테스트시에 외부로부터 어드레스 클럭 신호(ADDCLK)가 입력된다. 테스트 신호 입력 단자(2)에는 번-인 테스트시에 외부로부터 테스트 신호(TEST)가 입력된다.

NAND 게이트(3)는 어드레스 클럭 신호 ADDCLK 및 테스트 신호 TEST를 수신한다. NAND 게이트(3)의 출력 신호는 인버터(4)를 통하여 카운터(5)의 입력 단자(5a)에 입력됨과 동시에 카운터(5)의 반전 입력 단자(5b)에 직접 입력된다. 카운터(5)의 프리셋(preset) 단자(5c)는 테스트 신호 TEST를 수신한다.

카운터(5)는 플립플롭(6.1 내지 6.n) 및 인버터(7.0 내지 7.n)를 포함한다. 플립플롭(6.1 내지 6.n) 각각의 프리셋 단자 /S는 카운터(5)의 프리셋 단자(5c)에공통 접속된다. 제1단의 플립플롭(6.0)의 입력 단자(T) 및 반전 입력 단자(/T)는각각 카운터(5)의 입력 단자(5a) 및 반전 입력 단자(5b)에 접속된다.

플립플롭(6.1 내지 6.n) 각각의 입력 단자 T 및 반전 입력 단자 /T는 각각 앞단의 플립플롭(6.0 내지 6.n-1) 각각의 출력 단자 Q 및 반전 출력 단자 /Q에 접속된다. 플립플롭(6.0 내지 6.n) 각각의 반전 출력 신호는 각각 인버터(7.0 내지 7.n)에 입력된다. 인버터(7.0 내지 7.n)의 출력이 어드레스 신호(A0 내지 An)로 되고, 도 8의 입력 버퍼(41 내지 43)에 입력된다.

도 2의 (a) 내지 도 2의 (e)는 도 1에 도시된 어드레스 발생 회로의 동작을 표시하는 타이밍도이다. 이 타이밍도에 따라, SRAM의 번-인 테스트시의 동작에 대해 설명한다. 번-인 테스트시, SRAM은 종래와 마찬가지로 다수의 동종의 SRAM과 함께 테스트 보드에 탑재된다. 각 SRAM에는 어드레스 신호(A0 내지 An)가 외부로부터 입력되지 않고, 그 대신에 신호 ADDCLK, TEST가 입력된다.

테스트 개시시에 테스트 신호 TEST는 「L」레벨이 된다. 이에 따라, NAND 게이트(3)의 출력은 「H」레벨로 고정되고, 어드레스 클럭 신호 ADDCLK의카운터(5)로의 입력이 차단됨과 동시에, 카운터(5)는 프리셋되고 카운터(5)의 출력 신호(A0 내지 An)가 모두 「0」으로 된다.

시각(t0)에 있어서 데이타의 기록 또는 판독이 개시됨과 동시에, 테스트 신호 TEST가 「H」레벨로 상승된다. 이에 따라, NAND 게이트(3)는 어드레스 클럭 신호ADDCLK에 대하여 인버터로서 동작하고, 어드레스 클럭 신호 ADDCLK가 카운터(5)에 입력됨과 동시에 카운터(5)의 프리셋이 해소된다. 따라서, 카운터(5)는 어드레스 클럭 신호 ADDCLK의 펄스수를 카운트하고, 카운터(5)의 카운트값 즉 어드레스 신호 (A0 내지 An)이 펄스가 입력될 때마다 +1씩 인크리먼트된다. 모든 어드레스의 메모리 셀 그룹으로의 데이타 기록 또는 판독이 완료되어 테스트가 종료되면, 테스트 신호 TEST가 「L」레벨로 하강하여 카운터(5)는 프리셋된다.

본 실시 형태에서는, 테스트시에는 1개의 어드레스 클럭 입력 단자(1)로부터 입력된 어드레스 클럭 신호 ADDCLK의 펄스 수를 카운트하여 어드레스 신호 A0 내지An을 SRAM의 내부에서 생성하기 때문에, n+1개의 어드레스 신호 입력 단자로부터 어드레스 신호(A0 내지 An)를 외부로부터 입력하였던 종래와 비교하여 테스트 보드상의 배선수를 대폭 삭감시킬 수 있다. 따라서, 도 3에 도시된 바와 같이, CSP(11)를 사용한 SRAM을 테스트하는 경우에 있어서도 배선(13)의 수가 종래에 비해 상당히 감소될 수 있기 때문에, CSP(11) 하면의 중앙부의 외부핀(12)에도 1층 배선만으로 충분히 배선할 수 있다. 따라서, CSP(11)를 이용한 SRAM을 테스트하는 경우에도 테스트 보드의 배선을 다층화할 필요가 없어 테스트 보드의 저코스트화, 즉 테스트의 저가격화를 꾀할 수 있다.

또, 어드레스 발생 회로의 인버터(7.0 내지 7.n)의 출력 신호의 일부 또는 전부를 어드레스 신호(A0 내지 An) 뿐만 아니라 데이타 신호(D0 내지 Dm)로서 사용해도 좋다.

[제2 실시 형태]

도 4는 본 발명의 제2 실시 형태에 의한 SRAM의 주요 구성을 도시하는 회로 블럭도이다. 도 4를 참조하여 이 SRAM이 도 8의 종래의 SRAM과 다른 점은 데이타 클럭 입력 단자(21), 테스트 신호 입력 단자(22), NAND 게이트(23), 인버터(24) 및 카운터(25)를 포함하는 데이타 발생 회로가 새롭게 설치되어 있다는 점이다. 즉, 데이타 클럭 입력 단자(21)는 도 8의 데이타 신호 입출력 단자군(34) 중 임의의 단자(예를 들어 데이타 신호(Dm)이 입출력되는 단자)이다.

데이타 클럭 입력 단자(21)에는 번-인 테스트시에, 외부로부터 데이타 클럭 신호 DQCLK이 입력된다. 테스트 신호 입력 단자(22)에는 번-인 테스트시에 외부로부터 테스트 신호 TEST가 입력된다.

NAND 게이트(23)는 데이타 클럭 신호 DQCLK 및 테스트 신호 TEST를 수신한다. NAND 게이트(23)의 출력 신호는 인버터(24)를 통하여 카운터(25)의 입력 단자(25a)에 입력됨과 동시에, 카운터(25)의 반전 입력 단자(25b)에 직접 입력된다. 카운터(25)의 프리셋 단자(25c)는 테스트 신호 TEST를 수신한다.

카운터(25)는 플립플롭(26.0 내지 26.m) 및 인버터(27.0 내지 27.m)를 포함한다. 플립플롭(26.0 내지 26.m)의 각 프리셋 단자 /S는 카운터(25)의 프리셋 단자(25c)에 접속된다. 제1단의 플립플롭(26.0)의 입력 단자 T 및 반전 입력 단자/T는 각각 카운터(25)의 입력 단자(25a) 및 반전 입력 단자(25b)에 접속된다.

플립플롭(26.0 내지 26.m) 각각의 입력 단자 T 및 반전 입력 단자 /T는 각각 전단(preceding stage)의 플립플롭(26.0 내지 26.m) 각각의 출력 단자 Q 및 반전 출력 단자 /Q에 접속된다. 플립플롭(26.0 내지 26.m) 각각의 반전 출력 신호는 각 각 인버터(27.0 내지 27.m)에 입력된다. 인버터(27.0 내지 27.m)의 출력은 데이타 신호(D0 내지 Dm)로 되고, 도 8의 입력 데이타 제어 회로(51)에 입력된다.

도 5의 (a) 내지 도 5의 (e)는 도 4에 도시한 데이타 발생 회로의 동작을 도시한 타이밍도이다. 이 타이밍도에 따라 상기 SRAM의 번-인 테스트시의 동작에 대해 설명한다. 번-인 테스트시 SRAM은 종래와 마찬가지로 다수의 동종의 SRAM과 함께 테스트 보드에 탑재된다. 각 SRAM에는 데이타 신호(D0 내지 Dm)가 외부로부터 입력되지 않고, 그 대신 신호 DQCLK, TEST가 입력된다.

테스트 개시시에는 테스트 신호 TEST가 「L」레벨로 된다. 이에 따라, NAND 게이트(23)의 출력은 「H」 레벨로 고정되고, 데이타 클럭 신호 DQCLK의 카운터(25)로의 입력이 차단됨과 동시에 카운터(25)가 프리셋되어, 카운터(25)의 출력 신호 D0 내지 Dm이 전부 「L」레벨로 된다.

시각(t0)에 있어서 데이타의 기록 또는 판독이 개시됨과 동시에, 테스트 신호 TES가 「H」 레벨로 상승한다. 이에 따라, NAND 게이트(23)는 데이타 클럭 신호 DQCLK에 대하여 인버터로서 동작하고, 데이타 클럭 신호 DQCLK가 카운터(25)에 입력됨과 동시에 카운터(25)의 프리셋이 해제된다. 따라서, 카운터(25)는 데이타 클럭 신호 DQCLK의 펄스수를 카운트하고, 카운터(25)의 카운트값 즉 데이타신호(D0 내지 Dm)이 펄스가 입력될때 마다 (+1)씩 인크리먼트된다. 모든 어드레스의 메모리 셀 그룹으로의 데이타 기록 또는 판독이 완료되어, 테스트가 종료하면 테스트 신호 TES가 「L」레벨로 하강하여 카운터(25)가 프리셋된다.

본 실시형태에서, 테스트시에는 1개의 데이타 클럭 입력 단자(21)로부터 입력된 데이타 클럭 신호 DQCLK의 펄스를 카운트하여 데이타 신호(D0 내지 Dm)을 SRAM의 내부에서 생성하기 때문에, m+1개의 데이타 신호 입출력 단자군(34)으로부터 데이타 신호(D0 내지는 Dm)을 외부로부터 입력하고 있던 종래에 비해, 테스트 보드상의 배선수를 대폭 삭감시킬 수 있다. 따라서, 도 3에 도시된 바와 같이, CSP(11)를 이용한 SRAM을 테스트하는 경우에도, 배선(13)의 수가 종래에 비해 격감되어 줄어들기 때문에 CSP(11)의 하면의 중앙부의 외부핀(12)에도 1층 배선으로 충분히 배선할 수 있다. 따라서, CSP(11)를 이용한 SRAM을 테스트하는 경우에 있어서도 테스트 보드의 배선을 다층화시킬 필요가 없어, 테스트 보드의 저코스트화 즉 테스트의 저코스트화를 달성할 수 있다.

또, 제1 실시 형태와 제2 실시 형태를 조합하여 도1에서 도시한 어드레스 발생 회로와 도 4에서 도시한 데이타 발생 회로의 양쪽을 1개의 SRAM 내에 설치해도 좋다. 이 경우에는 테스트 보드의 배선수를 한층 저감화시킬 수 있다.

이때 도 6에 도시된 바와 같이 데이타 클럭 입력 단자(21), 테스트 신호 입력 단자(22), NAND 게이트(23) 및 인버터(24)를 생략하고, 데이타 발생 회로의 카운터(25)를 어드레스 발생 회로의 카운터(5)에 병렬로 접속해도 좋다. 이 경우에는 레이아웃 면적이 감소되며 동시에 어드레스 신호(A0 내지 An)와 데이타 신호(D0내지 Dm)를 확실히 동기화시킬 수 있다.

또한, 도 7에 도시된 바와 같이 데이타 클럭 입력 단자(21), 테스트 신호 입력 단자(22), NAND 게이트(23) 및 인버터(24)를 생략하고, 데이타 발생 회로의 카운터(25)를 어드레스 발생 회로의 카운터(5)의 후단에 직렬 접속해도 좋다.

또한, 도시되어 있지 않지만, 데이타 발생 회로의 카운터(25)의 입력 단자(25a) 및 반전 입력 단자(25b)를 어드레스 발생 회로의 카운터(5)의 플립플롭(6.0 내지 6.n) 중에서 임의의 플립플롭(예를 들어 6.0)의 출력 단자 및 반전 출력 단자 /Q에 각각 접속해도 좋다.

또한, 데이타 발생 회로의 인버터(27.0 내지 27.m)의 출력 신호의 일부 또는 전부를 데이타 신호(D0 내지 Dm)뿐만 아니라 어드레스 신호(A0 내지 An)로서 사용해도 좋다.

상술한 바와 같이, 본 발명의 반도체 기억 장치는 테스트 모드시에 외부 클럭 신호의 펄스 수를 카운트하고, 그 카운터 값에 따라 복수의 어드레스 각각을 지정하는 카운터와, 카운터에 의해 지정된 어드레스의 메모리 셀과 외부와의 사이에서 데이타의 입출력을 수행하는 데이타 입출력 회로를 구비함으로써, 복수의 외부 어드레스 신호로 어드레스를 지정하였던 종래 기술에 비해, 테스트 모드시에 사용하는 외부핀의 수가 줄어들게 되어 테스트 보드의 배선 수가 적어진다. 이에 따라, 테스트 보드가 1층 배선으로 족하여, 테스트 보드의 저코스트화 및 나아가서는 테스트의 저코스트를 달성할 수 있는 효과가 있다.

Claims

복수의 메모리 셀을 갖고, 각 메모리 셀에 고유의 어드레스가 할당된 메모리 어레이(memory array: 47)를 구비하며, 불량 메모리셀을 검출하기 위한 테스트 모드(test mode)를 갖는 반도체 기억 장치에 있어서,

상기 테스트 모드시에 외부 클럭 신호의 펄스수를 카운트하고, 그 카운트값에 따라 복수의 상기 어드레스 각각을 순차 지정하는 카운터(5), 및

상기 카운터(5)에 의해 지정된 어드레스의 메모리 셀과 외부와의 사이에서 데이타의 입출력을 행하는 데이타 입출력 수단(41∼46, 48∼54)

을 포함하는 것을 특징으로 하는 반도체 기억 장치.
미리 소정수(所定數)씩 그룹화된 복수의 메모리 셀을 갖고, 각 메모리 셀 그룹에 고유의 어드레스가 할당된 메모리 어레이(47)를 구비하며, 불량 메모리셀을 검출하기 위한 테스트 모드를 갖는 반도체 기억 장치에 있어서,

상기 테스트 모드시에 제1 단에 입력된 외부 클럭 신호의 펄스수를 카운트하고, 상기 메모리 셀 그룹의 어드레스를 지정하기 위한 복수의 어드레스 신호(A0∼ An)를 출력하는 직렬 접속된 복수단의 플립플롭(6.0∼6.n)을 갖는 카운터(5), 및

상기 카운터(5)로부터 출력된 복수의 어드레스 신호(A0∼An)에 의해 지정되는 어드레스의 메모리 셀 그룹에 속하는 소정수의 메모리 셀 각각에 데이타를 기록하는 기록 수단(41∼46, 48, 51∼54)

을 포함하는 것을 특징으로 하는 반도체 기억 장치.
미리 소정수씩 그룹화된 복수의 메모리 셀을 갖고, 각 메모리 셀 그룹에 고유의 어드레스가 할당된 메모리 어레이(47)를 구비하며, 불량 메모리셀을 검출하기 위한 테스트 모드를 갖는 반도체 기억 장치에 있어서,

상기 테스트 모드시에 제1단에 입력된 외부 클럭 신호의 펄스수를 카운트하고, 상기 메모리 셀 그룹에 속하는 소정수의 메모리 셀에 기록하기 위한 소정수의 데이타를 출력하는 직렬 접속된 소정수 단의 플립플롭(26.0∼26.m)을 갖는 카운터(25), 및

상기 카운터(25)로부터 출력된 소정수의 데이타를 복수의 상기 메모리 셀 그룹 중 어느 하나의 메모리 셀 그룹에 속하는 소정수의 메모리 셀에 각각 기록하는 기록 수단(41∼46, 48, 51∼54)

을 포함하는 것을 특징으로 하는 반도체 기억 장치.