JPH0338784A - パターンジェネレータ - Google Patents
パターンジェネレータInfo
- Publication number
- JPH0338784A JPH0338784A JP17350389A JP17350389A JPH0338784A JP H0338784 A JPH0338784 A JP H0338784A JP 17350389 A JP17350389 A JP 17350389A JP 17350389 A JP17350389 A JP 17350389A JP H0338784 A JPH0338784 A JP H0338784A
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- Japan
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- address
- pattern
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- Pending
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- 238000010586 diagram Methods 0.000 description 4
- 238000003491 array Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
この発明は、リードオンリメモリに書き込まれた図形な
どのビットパターンを、アドレス指定に応じてシーケン
シャルなパターンデータどして出力するパターンジェネ
レータに関するものである。
どのビットパターンを、アドレス指定に応じてシーケン
シャルなパターンデータどして出力するパターンジェネ
レータに関するものである。
第３図は従来のパターンジェネレータを示すブロック接
続図であり、図において、１はアドレス指定のためのア
ドレス制御カウンタ、２はリードオンリメモリ（以下、
ＲＯＭという）で、上記アドレス制御カウンタにより指
定したアドレスのビットパターンを順次読み出して、シ
ーケンシャルなパターンデータを出力する。３はカウン
タリセット信号、４はクロック、５はＲＯＭ２のアドレ
ス、６はシーケンシャルパターンとして出力される出力
データ、７はＲＯＭ２の出力イネーブル信号、８はアド
レス制御カウンタ１の初期値設定部である。 次に動作について説明する。まず、アドレス制御カウン
タ１は外部から一定タイごングのクロックを受け、その
複数の出力端子のアドレスにアドレス指定データを出力
する。このため、ＲＯＭ２は指定されたアドレスに対応
するビットパターンを順次選択して、シーケンシャルパ
ターンとして出力する。また、初期値設定部８からの初
期値設定信号により、アドレス制御カウンタ１は初期値
に戻り、クロックを０から再びカウントアツプする。
続図であり、図において、１はアドレス指定のためのア
ドレス制御カウンタ、２はリードオンリメモリ（以下、
ＲＯＭという）で、上記アドレス制御カウンタにより指
定したアドレスのビットパターンを順次読み出して、シ
ーケンシャルなパターンデータを出力する。３はカウン
タリセット信号、４はクロック、５はＲＯＭ２のアドレ
ス、６はシーケンシャルパターンとして出力される出力
データ、７はＲＯＭ２の出力イネーブル信号、８はアド
レス制御カウンタ１の初期値設定部である。 次に動作について説明する。まず、アドレス制御カウン
タ１は外部から一定タイごングのクロックを受け、その
複数の出力端子のアドレスにアドレス指定データを出力
する。このため、ＲＯＭ２は指定されたアドレスに対応
するビットパターンを順次選択して、シーケンシャルパ
ターンとして出力する。また、初期値設定部８からの初
期値設定信号により、アドレス制御カウンタ１は初期値
に戻り、クロックを０から再びカウントアツプする。
従来のパターンジェネレータは以上のように構成されて
いるので、ＲＯＭ２およびアドレス制御用カウンタ１を
別々に用意して組み合せることが必要で、メモリ拡張の
ために複数のＲＯＭ２を、カスケード接続する場合など
には、回路が繁雑となり、組み立てが困難になるなどの
課題があった。 この発明は上記のような課題を解消するためになされた
もので、ＲＯＭおよびアドレス制御カウンタを別々に組
み合せる手間を省くことができるとともに、ＲＯＭのカ
スケード接続も容易に実施できるパターンジェネレータ
を得ることを目的とする。
いるので、ＲＯＭ２およびアドレス制御用カウンタ１を
別々に用意して組み合せることが必要で、メモリ拡張の
ために複数のＲＯＭ２を、カスケード接続する場合など
には、回路が繁雑となり、組み立てが困難になるなどの
課題があった。 この発明は上記のような課題を解消するためになされた
もので、ＲＯＭおよびアドレス制御カウンタを別々に組
み合せる手間を省くことができるとともに、ＲＯＭのカ
スケード接続も容易に実施できるパターンジェネレータ
を得ることを目的とする。
この発明に係るパターンジェネレータは、アドレス対応
でビットパターンが書き込まれているＲＯＭと、このＲ
ＯＭアドレスを外部クロックの人力ごとに指定して、シ
ーケンシャルなパターンデータを出力させるアドレス制
御カウンタとを、単一のパッケージ内に一体化したもの
である。 ＝３−
でビットパターンが書き込まれているＲＯＭと、このＲ
ＯＭアドレスを外部クロックの人力ごとに指定して、シ
ーケンシャルなパターンデータを出力させるアドレス制
御カウンタとを、単一のパッケージ内に一体化したもの
である。 ＝３−
この発明におけるＲＯＭおよびアドレス制御カウンタは
、それぞれ機能の対応するものが一体に組み合わされて
いるため、外部からは単にクロックおよびリセット信号
を入力するのみで、任意のシーケンシャルパターンを出
力させることができ、かつカスケード接続も簡素に実施
でき、メモリ容量拡張による出カバターンの大容量化を
図れるようにする。
、それぞれ機能の対応するものが一体に組み合わされて
いるため、外部からは単にクロックおよびリセット信号
を入力するのみで、任意のシーケンシャルパターンを出
力させることができ、かつカスケード接続も簡素に実施
でき、メモリ容量拡張による出カバターンの大容量化を
図れるようにする。
以下、この発明の一実施例を図について説明する。第１
図において、９はアドレス制御カウンタ、ＩＯはＲ’Ｏ
Ｍであり、これらは基本的に、第３図に示したものと同
一のものが用いられ、アドレスラインＬを介して互いに
接続されている。Ｐはこれらのアドレス制御カウンタ９
、ＲＯＭｌ０およびアドレスラインＬを一体にセル化し
た単一のパッケージ、１１はＲＯＭｌ０のアドレス初期
設定信号入力ピン、１２はカウントアツプ用クロックの
人力ピン、１３はアドレスカウンタリセットピー４ ン、１４は出力イネーブル信号入力ピン、１５はシーケ
ンシャルパターンの出力ピンである。 次に動作について説明する。 まず、パッケージＰに設けたクロックの入力ピン１２に
は、一定タイミングのクロックが入力され、アドレス制
御カウンタ９はそのクロックの入力ごとにアドレス指定
データをアドレスラインＬを介してＲＯＭｌ０に入力す
る。このため、このＲＯＭｌ０に書き込まれたビットパ
ターンが次々に出力ピン１５に出力され、この出力ピン
１５側にＲＯＭｌ０に書き込まれたものと同一のシーケ
ンシャルなパターンデータが得られる。また、パッケー
ジＰに設けたリセット信号をアドレスカウンタリセット
ピン１３に入力すると、アドレスは任意の初期値に戻り
、再びアドレス制御カウンタ９は０からアドレスを指定
するクロックをカウントアツプしていく。これにより、
シーケンシャルパターンをパッケージＰ外に出力するこ
とができる。 第２図は第１図に示すパッケージＰと同様のも＝５ のを２偏速列接続して、メモリ容量の増大、つまりシー
ケンシャルパターン出力の大容量化を図ったものを示す
。なお、ここでは２個のパッケージをＰ＋ Ｐｚと
し、一部を省略して異ったブロック接続としであるが、
実質的に同−構成である。 第２図において、１７は各パッケージＰＩ、Ｐｚに設け
られた出カバターンセレクタ、１８はカウンタキャリー
アウト信号ラッチ、１９は上位アドレス対応イネーブル
信号ピン、２０は外部ライン、２１は上位アドレス対応
パターン入力ピン、２２は上位アドレス出力ピンである
。また、パッケージ内、は下位アドレス対応ジェネレー
タとして用いられ、パッケージＰ２は上位アドレス対応
ジェネレータとして用いられる。 かかる実施例では、各パッケージＰ＋、Ｐｇごとの動作
は第１図に示した場合と基本的に同一であり、これらを
カスケード接続した場合の動作は次のようになる。まず
、下位アドレス時は、上位アドレス対応ジェネレータで
あるパッケージＰ２のＲＯＭｌ０が未だイネーブル状態
とされておら６一 ず、従って、出カバターンセレクタ１７の出カバターン
は、下位アドレス対応のものとなる。こうして、パッケ
ージＰ２の上記アドレス制御カウンタ９のカウントが進
み、下位アドレスが上限になると、このアドレス制御カ
ウンタ９からカウンタキャリーアウト信号が出力されて
、これがカウンタキセリーアウト信号ラッチ１８でラッ
チされる。 このため、この後は、出カバターンセレクタ１７の出カ
バターンは、上位アドレス対応パターン入力ピン２１に
入力される上位アドレスの対応パターンとなる。また、
上記カウンタキャリーアウト信号のラッチ信号は、上位
アドレス対応イネーブル信号ピン１９を介してパッケー
ジＰ２のＲＯＭｌ０に人力され、このＲＯＭｌ０はイネ
ーブル状態となる。また、このＲＯＭｌ０は下位アドレ
ス対応ジェネレータであるパッケージ内、の上位アドレ
ス出力ピン２２から出力されたアドレス制御データを、
パッケージＰ２のアドレス初期設定信号入力ピン１１か
ら入力して用いる。このような簡単なカスケード接続に
よって、同一の出力ピン１５から大容量のシーケンシャ
ルパターンを出力することができることになる。
図において、９はアドレス制御カウンタ、ＩＯはＲ’Ｏ
Ｍであり、これらは基本的に、第３図に示したものと同
一のものが用いられ、アドレスラインＬを介して互いに
接続されている。Ｐはこれらのアドレス制御カウンタ９
、ＲＯＭｌ０およびアドレスラインＬを一体にセル化し
た単一のパッケージ、１１はＲＯＭｌ０のアドレス初期
設定信号入力ピン、１２はカウントアツプ用クロックの
人力ピン、１３はアドレスカウンタリセットピー４ ン、１４は出力イネーブル信号入力ピン、１５はシーケ
ンシャルパターンの出力ピンである。 次に動作について説明する。 まず、パッケージＰに設けたクロックの入力ピン１２に
は、一定タイミングのクロックが入力され、アドレス制
御カウンタ９はそのクロックの入力ごとにアドレス指定
データをアドレスラインＬを介してＲＯＭｌ０に入力す
る。このため、このＲＯＭｌ０に書き込まれたビットパ
ターンが次々に出力ピン１５に出力され、この出力ピン
１５側にＲＯＭｌ０に書き込まれたものと同一のシーケ
ンシャルなパターンデータが得られる。また、パッケー
ジＰに設けたリセット信号をアドレスカウンタリセット
ピン１３に入力すると、アドレスは任意の初期値に戻り
、再びアドレス制御カウンタ９は０からアドレスを指定
するクロックをカウントアツプしていく。これにより、
シーケンシャルパターンをパッケージＰ外に出力するこ
とができる。 第２図は第１図に示すパッケージＰと同様のも＝５ のを２偏速列接続して、メモリ容量の増大、つまりシー
ケンシャルパターン出力の大容量化を図ったものを示す
。なお、ここでは２個のパッケージをＰ＋ Ｐｚと
し、一部を省略して異ったブロック接続としであるが、
実質的に同−構成である。 第２図において、１７は各パッケージＰＩ、Ｐｚに設け
られた出カバターンセレクタ、１８はカウンタキャリー
アウト信号ラッチ、１９は上位アドレス対応イネーブル
信号ピン、２０は外部ライン、２１は上位アドレス対応
パターン入力ピン、２２は上位アドレス出力ピンである
。また、パッケージ内、は下位アドレス対応ジェネレー
タとして用いられ、パッケージＰ２は上位アドレス対応
ジェネレータとして用いられる。 かかる実施例では、各パッケージＰ＋、Ｐｇごとの動作
は第１図に示した場合と基本的に同一であり、これらを
カスケード接続した場合の動作は次のようになる。まず
、下位アドレス時は、上位アドレス対応ジェネレータで
あるパッケージＰ２のＲＯＭｌ０が未だイネーブル状態
とされておら６一 ず、従って、出カバターンセレクタ１７の出カバターン
は、下位アドレス対応のものとなる。こうして、パッケ
ージＰ２の上記アドレス制御カウンタ９のカウントが進
み、下位アドレスが上限になると、このアドレス制御カ
ウンタ９からカウンタキャリーアウト信号が出力されて
、これがカウンタキセリーアウト信号ラッチ１８でラッ
チされる。 このため、この後は、出カバターンセレクタ１７の出カ
バターンは、上位アドレス対応パターン入力ピン２１に
入力される上位アドレスの対応パターンとなる。また、
上記カウンタキャリーアウト信号のラッチ信号は、上位
アドレス対応イネーブル信号ピン１９を介してパッケー
ジＰ２のＲＯＭｌ０に人力され、このＲＯＭｌ０はイネ
ーブル状態となる。また、このＲＯＭｌ０は下位アドレ
ス対応ジェネレータであるパッケージ内、の上位アドレ
ス出力ピン２２から出力されたアドレス制御データを、
パッケージＰ２のアドレス初期設定信号入力ピン１１か
ら入力して用いる。このような簡単なカスケード接続に
よって、同一の出力ピン１５から大容量のシーケンシャ
ルパターンを出力することができることになる。
以上のように、この発明によればアドレス対応でビット
パターンが書き込まれているＲＯＭと、このＲＯＭアド
レスを外部クロックの入力ごとに指定して、シーケンシ
ャルなパターンデータを出力するアドレス制御カウンタ
とを、パッケージ内に一体化するように槽底したので、
外部からクロックおよびリセット信号を入力するのみで
、容易に任意のシーケンシャルパターンを出力でき、ま
た、カスケード接続する場合には、その接続を簡素かつ
容易化しながら、出カバターンの大容量化を図れるもの
が得られも効果がある。
パターンが書き込まれているＲＯＭと、このＲＯＭアド
レスを外部クロックの入力ごとに指定して、シーケンシ
ャルなパターンデータを出力するアドレス制御カウンタ
とを、パッケージ内に一体化するように槽底したので、
外部からクロックおよびリセット信号を入力するのみで
、容易に任意のシーケンシャルパターンを出力でき、ま
た、カスケード接続する場合には、その接続を簡素かつ
容易化しながら、出カバターンの大容量化を図れるもの
が得られも効果がある。
第１図はこの発明の一実施例によるパターンジェネレー
タを示すブロック接続図、第２図はこの発明の他の実施
例を示すパターンジェネレータのブロック接続図、第３
図は従来のパターンジェネレータを示すブロック接続図
である。 ９はアドレス制御カウンタ、１０はリードオンリメモリ
（ＲＯＭ） 、Ｐはパッケージ。 なお、図中、同一符号は同一、又は相当部分を示す。
タを示すブロック接続図、第２図はこの発明の他の実施
例を示すパターンジェネレータのブロック接続図、第３
図は従来のパターンジェネレータを示すブロック接続図
である。 ９はアドレス制御カウンタ、１０はリードオンリメモリ
（ＲＯＭ） 、Ｐはパッケージ。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- アドレス対応でビットパターンが書き込まれているリー
ドオンリメモリと、このリードオンリメモリのアドレス
を外部クロック入力ごとに指定して、シーケンシャルな
パターンデータを出力させるアドレス制御カウンタとを
備え、上記リードオンリメモリおよびアドレス制御カウ
ンタを単一のパッケージ内に一体化したパターンジェネ
レータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17350389A JPH0338784A (ja) | 1989-07-05 | 1989-07-05 | パターンジェネレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17350389A JPH0338784A (ja) | 1989-07-05 | 1989-07-05 | パターンジェネレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0338784A true JPH0338784A (ja) | 1991-02-19 |
Family
ID=15961728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17350389A Pending JPH0338784A (ja) | 1989-07-05 | 1989-07-05 | パターンジェネレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0338784A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6189119B1 (en) | 1997-12-24 | 2001-02-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having test mode |
| US6243830B1 (en) | 1997-05-08 | 2001-06-05 | Yazaki Corporation | State information managing method and communication system |
-
1989
- 1989-07-05 JP JP17350389A patent/JPH0338784A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6243830B1 (en) | 1997-05-08 | 2001-06-05 | Yazaki Corporation | State information managing method and communication system |
| US6189119B1 (en) | 1997-12-24 | 2001-02-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having test mode |
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