JPH03282602A - シーケンサ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はあらかじめ定められた状態図に従い、電子回路
を制御したり、さまざまな信号を状態に応じて出力した
りする、シーケンサ回路に関する。

〔従来の技術〕

従来、複雑な電子回路を制御したり、さまざまな信号を
状態に応じて出力したりする手段として、いわゆるシー
ケンサによる制御がある。シーケンサ制御は、マイクロ
プロセッサ等を用いた制御に比べると、複雑な動作がさ
せにくく、かつ、制御内容の変更や修正が行いにくいと
いう欠点はあるものの、高速な動作が可能であるため、
広く用いられている。

第４図は、シーケンサの構成例である。図において、１
はシーケンサメモリ、２はクロック毎にデータを保持す
るレジスタである。シーケンスメモリ１には、各状態を
メモリのアドレスとして定義してあり、各アドレスはビ
ット０からビット３までの４ビツトで構成されている。

各アドレスには次の状態のアドレス情報３と、出力信号
４が書き込まれている。次の状態アドレス情報３は、レ
ジスタ２を介して再びシーケンスメモリ１のアドレス（
ビット２と３）に、次状態アドレス５として入力されて
いる。次状態アドレス５は、レジスタ２にクロック毎に
保持されているので、それに、伴い、クロック毎にシー
ケンスメモリｌのアドレスが更新されていく。すなわち
、状態が遷移していく。

この回路で、第２図の状態図で示される制御を行う場合
について、簡単に説明する。

第２図では、状態Ａにおいて、まず出力信号ｐ１を出力
し、入力信号ａが０のときは再び状態Ａに遷移し、入力
信号ａが１のときに状態Ｂに遷移する。状態Ｂでは、出
力信号ｐ＝Ｑを出力し、入力信号すがＯなら状態Ｃに、
１なら状態りに遷移する。状態Ｃては、出力信号ｐ−１
を出力し、入力信号ａがＯなら状態Ａに、ｌなら状態Ｂ
に遷移する。状態りでは、出力信号ｐ＝ｏを出力し、入
力信号すが０なら状態Ａに、■なら状態Ｂに遷移する。

第２図における各状態を、シーケンスメモリ１０ビツト
３と２であられされるアドレスに割りつげる。すなわち
、ビット３と２がそれぞれ値Ｃ１値０のとき状態Ａ、値
Ｏ２値１のとき状態Ｂ、値１、値Ｏのとき状態Ｃ１値１
．値１のとき状態りとする。このように各状態を設定す
ると、一つの状態につき４アドレスが割り付けられるこ
とになる。例えば状態Ａは、ビット３と２が値０．値０
であるが、入力信号すとａのとる値によって、ビット１
．ビットＯの２ビットの値がそれぞれ値０と値０．値Ｏ
と値１．値１と値Ｃ１値１と値１の４種類になり得るた
め、４つのアドレスが割り付けられることになる。

同様に、状態Ｂ、状態Ｃ５および状態りも、それぞれ４
状態すなわち４アドレスずつが割り付けられる。

第５図に、このときのシーケンスメモリのアドレス状態
の割り付けを示す。

シーケンスメモリ１の各状態に対応するアドレスの内容
には、次状態のアドレス情報と出力指定が書き込まれて
いる。たとえば、状態Ａにおいて、入力信号ａの値がＯ
のとき、入力信号すの値にかかわらず次状態はＡである
。従って、シーケンスメモリ１の状態Ａに対応するアド
レスのうち、入力信号ａすなわちビット０がＯであるア
ドレスには、入力すがＯであっても１であっても、次状
態のアドレス情報として状態Ａすなわちビット３と２が
、値０．値Ｏであることが書き込まれている。

また、入力信号ａのすなわちピッ）０が１であるアドレ
スには、入力すが０であってもｌであっても、次状態の
アドレス情報として状態Ｂすなわちビット３と２が値Ｏ
２値１であることが書き込まれている。

この他の状態においても同様にしてシーケンスメモリ１
の各状態に対応するアドレスの内容が構成されているの
で、シーケンスメモリ１の内容は第５図のようになる。

このようにシーケンスメモリ１の各アドレスにデータを
書き込んでおくことにより、クロック毎に状態ＡからＤ
までを、特定の入力信号の値に応じて、逐次遷移してい
く。

また各状態に定められた出力指定には、状態Ａの各アド
レスには出力ｐ＝１の指定が、状態Ｂの各アドレスには
出力ｐ二〇の指定が、状態Ｃの各アドレスには出力ｐ＝
１の指定が、そして状態りの各アドレスには出力ｐ＝ｏ
の指定が、それぞれ書き込まれているため、各状態の遷
移にともない、状態毎に定められた出力を行う。

〔発明が解決しようとする課題〕

以上説明してきたような構成のシーケンサにおいては、
各入力信号が、それぞれ、シーケンスメモリのアドレス
となっているため、入力信号の数が増えると一つの状態
に対応するアドレスが２の状態束に増えていく。

たとえば、第４図では入力信号が２本のため、シーケン
スメモリのアドレスのビット１とビット０の２木が入力
信号となっており、１状態に４７一 ドレスが割り付けられていた。これを、入力信号３本、
４本、５本と増やしていくと、それに伴い、アドレスの
ビット数も増えていくため、■状態に必要なアドレスは
、８アドレス、１６アドレス。

３２アドレスと、急速に増大していく。

このため、シーケンサのメモリ素子の容量がいちじるし
く増大することになり、装置の価格が上昇したり、小型
化する際の障害となったりするという欠点があった。

本発明は従来の上記事情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記欠点
を解消することを可能とする回路を提供することにある
。

〔課題を解決するための手段〕

上記目的を達成するために、本発明のシーケンサ回路は
、次状態のアドレスと次状態で入力するべき信号の指示
とを記憶保持するシーケンスメモリと、シーケンスメモ
リからの指示により入力信号を選択する入力信号セレク
タとで構成される。

〔実施例〕

次に本発明の実施例を、図面を参照して説明する。

第１図は、本発明の回路の一実旅例を示す図で、１０は
次状態のアドレスと、次状態の出力信号の指示と、次状
態の入力信号の指示とを記憶保持しているシーケンスメ
モリ、２０はシーケンスメモリ１０の出力をクロック毎
に保持するレジスタ回路、３０は、入力信号を選択する
入力信号セレクタである。

シーケンスメモリ１０には、各状態がメモリのアドレス
として定義してあり、そのアドレスで指し示すメモリの
データに、次の状態のアドレス情報４０と、次状態の出
力信号の指示５０と、次状態で入力する信号の指示６０
の三つの情報が書きこまれている。レジスタ２０は、シ
ーケンスメモリ１０の出力結果であるこれらデータをク
ロック毎に保持する。従って、レジスタ２０の出力の、
保持された次状態のアドレス情報７０と保持された次状
態の出力信号の指示８０．および保持された次状態の入
力信号の指示９０は、クロック毎に変化していく。つま
り、クロック毎にシーケンスメモリ１０のアドレス、す
なわち、状態が遷移していく。また、各状態において、
定められた信号を出力する。ここまでの動作は、従来の
回路の説明で述べた動作と同じである。

保持された次状態の入力信号の指示９０は、入力信号セ
レクタ３０に送られ、その結果として、入力信号セレク
タ３０に接続された複数の入力信号（入力信号ａ、ｂ）
のうちの選択された１本が信号１００として入力される
。この入力信号１００と保持された次状態のアドレス情
報７０とにより、シーケンスメモリ１０のアドレスが決
定され、シーケンサが次に遷移する状態を変えることが
できる。

この回路で、従来技術の説明について述べたのと同じく
、第２図の状態図で示される制御を行う場合について、
説明する。

各状態を、ジオ−ケンスメモリ１０のビット２と１であ
られされるアドレスに割りつける。すなわち、ビット２
と１がそれぞれ値０．値０のとき一’Ｆ− 状態Ａ、値０．値ｌのとき状態Ｂ、値１．値Ｏのとき状
態Ｃ２値ｌ、値１のとき状態りとする。このように各状
態を設定すると、一つの状態につき２アドレスが割り付
けられることになる。シーケンスメモリ１０のビット０
には、入力信号セレクタ３０により選択された入力信号
１００が接続されている。

第３図は第２図の状態図で示される制御を行う場合のシ
ーケンスメモリ１０のアドレスとデータの内容である。

まず、シーケンスメモリ１０のアドレスが、００番地す
なわち状態Ａであったとする。シーケンスメモリ１０の
アドレス００番地には、次状態のアドレス情報として、
アドレスのビット２とビットｌがそれぞれ０，０の書き
込んである。また、次状態において入力する信号として
、入力信号ａが書き込まれている。そのため、次に遷移
するアドレスは、入力信号がａが次のクロックにおいて
Ｏのとき、次状態のアドレス情報０．Ｏと総合されて、
再びアドレスＯＯ番地すなわち次状態も状態０ Ａである。状態Ａになる。

また入力信号ａが次クロックにおいて１のとき、次状態
のアドレス情報０，０と総合されて、アドレス０１番地
すなわち次状態が状態Ｂである、状態Ａになる。ことと
きは、次状態として状態Ｂに遷移するので、次状態のア
ドレス情報としてアドレスのビット２とビット１がそれ
ぞれ０，１と指定してあり、また、次状態Ｂにおいて入
力する信号として、信号すが書き込まれている。

状態Ａでは、出力信号ｐ＝１を出力するので、アドレス
００番地、０１番地の二つの状態Ａには共に出力信号指
定ｐ＝ｌが書き込まれている。

同様にして、アドレス０２すなわち次状態が状態Ｃであ
る状態Ｂでは、次状態のアドレス情報としてアドレスの
ビット２とビット１がそれぞれ１．０と指定してあり、
次状態Ｃで入力する信号として、入力信号ａが書き込ま
れている。

また、アドレス０３すなわち次状態が状態りである状態
Ｂでは、次状態のアドレス情報としてアドレスのビット
２とビット１がそれぞれ１，１と指定してあり、次状態
りで入力する信号として、入力信号すが書き込まれてい
る。

状態Ｃ，状ＬＭＤのそれぞれ二つのアドレスについても
同様に、次状態のアドレス情報および次状態で入力する
信号が書き込まれている。各状態には出力する信号の指
示も書き込まれているので、各状態の遷移にともない、
出力が切り換えられていく。

本実施例の回路においては、入力信号の選択に必要なシ
ーケンスメモリの出力ビツト数は、入力信号のいずれか
を選ぶかをあられせるビット数であれば良い。たとえば
、本例では入力信号が２本であったが、このとき必要な
シーケンスメモリの出力ビツト数は１ビツトである。さ
らに、入力信号が３本または４本のときは２ビツト、５
本から８本のときは３ビツト、９本から１６木のときは
４ビツトが、各入力信号を選ぶのに必要な、シーケンス
メモリの出力ビツト数となる。従来の構成のシーケンス
では、入力信号が１本増えるごとに、必要なシーケンス
メモリのアドレスが２倍となる。

すなわち、２倍の容量のシーケンスメモリが必要となる
。それに比べ、本構成のシーケンサでは、入力信号の数
が増加しても、シーケンサのメモリ素子の容量の増大が
少ないという利点がある。

なお、本実施例では、出力信号を指示するシーケンスメ
モリ１０の出力がいったんレジスタ２０に保持され、ケ
ロック毎に出力される構成となっているが、これに限定
されず、目的によってはレジスタを通さず直接出力され
る構成としてもよい。

また、シーケンスメモリをＲＯＭで実現したり、また、
ＲＯＭのかわりにＲＡＭを用いて、次状態や出力信号を
いったんシーケンスＲＡＭに書き込んでから回路が動作
するような構成としてもよいし、又、プログラマブルロ
ジックデバイス等の素子を用いてもよいのももちろんで
ある。

また、出力信号として、本実施例では、ただ１本のｐと
いう信号線の０．ｌを制御しているが、この出力信号線
が複数本あってもよいのはもちろんであるし、適用分野
によっては、直接の出力信号線を設定せず、アドレスデ
コーダ等によりシー３ ケンスメモリのアドレスを監視してシーケンサの状態を
知り、それにより出力信号を生成る等の方法をとっても
よいのももちろんである。

さらに、本実施例では、多数の入力信号のうちの１本を
選択する場合を説明しているが、広くＭ本の入力信号の
うちの８本（Ｍ＞Ｎ）を選択する場合であっても、本発
明の構成を適用できるのは明らかである。

〔発明の効果〕

以上説明したように、本発明の回路構成をとることによ
り、入力信号の数が増加しても、メモリ素子の容量の増
大が少ないシーケン日ノーを実現できるという効果があ
る。

第２図は実施例の制御の状態図、第３図は実施例の制御
でのシーケンスメモリのアドレスとデータ４− での、シーケンスメモリのアドレスとデータの関係の図
である。

１０・・・・・・シーケンスメモリ、２０・・・・・・
レジスタ回路、３０・・・・・・入力信号セレクタ、４
０・・・・・・次状態のアドレス情報、５０・・・・・
・次状態の出力信号の指示、６０・・・・・・次状態の
入力信号の指示、７０・・・・・・保持された次状態の
アドレス情報、８０・・・・・・保持された次状態の出
力信号の指示、９０・・・・・・保持された次状態の入
力信号の指示。

Claims (2)

【特許請求の範囲】
1. （１）保持した次状態のアドレスと入力信号とをメモリ
   素子のアドレス制御に用いることにより、状態が遷移し
   ていくシーケンサ回路において、次状態のアドレスと次
   状態で入力する信号の指示とを記憶保持するシーケンス
   メモリと、該シーケンスメモリの指示内容により前記シ
   ーケンスメモリのアドレスとなる入力信号を選択する入
   力信号セレクタとで構成されることを特徴とするシーケ
   ンサ回路。
2. （２）前記シーケンスメモリに記憶保持された情報を入
   力しクロック信号ごとに保持するレジスタ回路を有し、
   前記レジスタ回路の出力から前記次状態のアドレスを前
   記シーケンスメモリのアドレス入力に印加することを特
   徴とする特許請求の範囲第（１）項記載のシーケンサ回
   路。