JPS6375849A - メモリ装置制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 本発明は、メモリ装置制御方式に係るものである。

従来より、メモリ装置を用いデータを操作する場合、あ
るビット数を一つの単位としたワード単位での操作が行
われていた。

しかし近年画像処理の分野で画像表示用として使用され
るメモリの例を見ると、１ビット単位でのデータ操作が
必要となる場合が生じている。

このため、ビット単位のアドレス指定、かつワード単位
のデータ操作を可能とするため、アドレス加算部を設け
、指定されたアドレスに対し、次のアドレスのデータを
操作することができるメモリ装置と、シフト回路を用い
ることにより、データバスのビット番号とビット単位で
指定されたデータとを対応させるものである。

このビット単位のアドレス指定を行うことにより、ビッ
ト単位でのデータ操作が多い処理分野での処理の筒素化
、高速化を可能にしたものである。

〔産業上の利用分野〕

本発明は、外部より指定されたアドレス及び指定された
アドレスに対し、次のアドレスとのいずれのデータにつ
いても、外部から与える信号により操作することができ
るメモリ装置を複数個用い、各々のメモリ装置の入出力
データ線を、シフト回路を介し、データバスに接続する
メモリ装置制御方式に関するものである。

〔従来の技術〕

従来、ビット単位でのデータ操作を多用する処理分野に
於て、ある数のビットの集合をワードとし、これを一区
切りとし各ワードにアドレスを付与し、固定されたビッ
トの集合を単位に操作していた。

このため、ビット単位のデータ操作を行う場合、１ビツ
トのデータ操作であればそのビットの含まれるワードの
アドレス及びビットの位置を特定し、また連続した複数
のビットの操作であれば、その操作を行う最初のビット
位置及びアドレスを算出し、最後のビットの操作を行う
ワードまで、必要に応じマスクをかけ操作する必要が生
じた。このとき操作するビット数が、１ワードに含まれ
るビット数より少い場合でも、第８図従来のデータ操作
方法に示すように、ワード内の指定されたビットの位置
によっては、２ワードの操作を必要とする場合もある。

〔発明が解決しようとする問題点〕

上記従来技術によれば、ある数のビットを集合としたワ
ード単位について、各々のワードにアドレスを付与した
ことにより、あるビットのデータ操作を行う場合、その
ビットが含まれるワードのアドレス及び、ワード内での
ビットの位置を指定する必要があり、また連続する複数
のビットを操作する場合、１ワードのビット数が、操作
を行うビット数より多い場合でも、指定されたワード内
で操作されるビットの位置によっては２ワードの操作が
必要となる場合も生じる。

このため、あるワード内でビット単位のデータ操作を行
う場合、操作を行うビットの位置についてや、あるいは
複数のワードに渡る場合でのワード数についての演算が
必要となりソフトウェアの処理ステップが多くなると共
に処理速度の低下を招くものであった。

〔問題点を解決するための手段〕

本発明は、上記問題点の解決を図り、メモリ装置の操作
においてビット単位でのアドレス指定を可能にするメモ
リ装置制御方式を提供するものである。

第１図は、本発明のメモリ装置制御方式を原理ブロック
図で示したものである。

第２図は、本発明に用いるメモリ装置のｔｉブロック図
を示したものである。

第２図に於て、複数ビットのデータを記憶するメモリセ
ル２１は、１ビット単位のデータについて各々のビット
に連続するアドレスを付与され、アドレスセレクタ２３
より出力されたアドレスのＮデータを選択し、入出力デ
ータ線２４を介したデータ操作を可能とするものである
。

アドレス加算部２２は、アドレスバス１４を介し指定さ
れたアドレスに対し、次のデータのアドレスをアドレス
セレクタ２３に出力するものである。

アドレスセレクタ２３は、アドレスバス１４を介して与
えられたアドレスと、アドレス加算部２２より出力され
たアドレスとのいずれかを、外部より与えられるアドレ
ス加算信号の状態により、選択を行うものである。

これらを第２図で示すようにメモリ装置１０−１として
構成することにより、例えば、アドレスバス１４よりあ
るアドレスを指定し、メモリセル２１にてそのアドレス
のデータが選択されているとき、アドレス加算信号線２
５に信号を与えることにより、アドレスバス１４を介し
指定されているアドレスに「＋１」されたアドレスのデ
ータが、メモリセル２１にて選択されることになる。

第１図に於て、メモリ装置１０−１〜１０−ｎは、第２
図で示したメモリ装置１０−１と同一のものである。

メモリ装置１０−１は、１ワードを構成するビット数、
即ちｎ個用い、各メモリ装置１０−１〜１０−ｎは、ワ
ード単位のアドレスを指定するアドレスバス１４に共に
接続され、アドレスバス１４を介しあるアドレスが指定
されたとき、最下位ビットである第１ビツトのデータを
記憶するものをメモリ装置１０−１、最上位ビットを記
憶するものをメモリ装置１０−ｎとし各々ビット番号に
対応させるものとする。

加算制御回路１１は、各々のメモリ装置１０−１〜１０
−ｎに対し、ビットポイント信号線１３を介し指定され
たビット番号に基き、アドレス加算信号線２５に信号を
出力するものである。これは例えば、ある１ワードデー
タ内のあるビット番号を、ビットポイント信号線１３を
介して指定することにより、指定されたビット番号に対
し、それ以下のビット番号のデータを記憶するメモリ装
置１０−１についてアドレス加算信号線２５を介し信号
を与え、アドレスバス１４を介して指定された１ワード
データのうち、ビットポイント信号線１３を介し指定さ
れたビット番号以上のビットのデータについてと、次の
アドレスの１ワードデータのうち下位ビットからのデー
タとを用い、ビットポイント信号線１３を介し指定した
ビット番号のデータを最下位ビットとする、１ワード分
のビット数のデータを得るものである。

シフト回路１２は、データバス１５とメモリ装２１０−
１〜１０−ｎの各々のデータ入出力線２４を介在して接
続され、データバス１５側及びメモリ装置１０−１〜１
０−ｎ側の各々のビット数と等しく、シフトｉｔの制御
はビットポイント信号線１３より与えられるビット番号
であり、ビットポイント信号線１３を介して指定された
ビット番号がワード内の最下位ビットを示すときシフト
は行われず、データバス１５側のビット番号とメモリ装
置１０−１〜１０−ｎ側のビット番号とが対応するもの
とする。

このシフト回路のシフト量は、例えばアドレスバス１４
及びビットポイント信号線１３を介し、ある１ワードデ
ータのあるビット番号が指定された場合、各メモリ装置
１０−１〜１０−ｎの入出力データ線には、加算制御回
路１１の制御により、各々のビットのデータについてビ
ットポイント信号線１３を介し指定されたあるビット番
号に対し、それ以上のビット番号のものについては、ア
ドレスバス１４を介し指定されたワードのデータが、他
のビット番号のものについては次のワードのデ−夕がそ
れぞれ選択されている。このためシフト回路１３に接続
されるメモリ装置１０−１〜１〇−ｎのうち、ビットポ
イント信号線１３より指定されるビット番号に該当する
メモリ装置が最下位ビットのデータを選択するため、ビ
ットポイント信号線１３より指定される値に基づいてシ
フトを行うことにより、データバス１５側のビットの順
位とメモリ装置１０−１側の順位とを対応させることが
できる。

これらを第１図に示すよう構成し、アドレスバス１４よ
りある１ワードデータを指定するアドレスを、ビットポ
イント信号線１３より１ワードデータ内で指定するある
ビット番号を予め与えることにより、ビットポイント信
号線１３を介し与えられた値に基き加算制御回路１１が
アドレス加算信号線２５に信号を出力し、アドレスバス
１４を介して与えられたアドレスと共にメモリ装置１〇
−１〜１０−ｎが選択するデータを決定し、シフト回路
１２にてシフトすることにより、データバス１５に於て
、ビットポイント信号線１３より指定したビット番号の
データを最下位ビットとするワード間の区切りを超えた
連続するビットのデータを並列して操作することが可能
となる。

〔作用〕

第３図は本発明に係るシフト回路の動作を説明する図、
第４図は、加算制御回路の動作を説明する図、第５図は
本発明の詳細な説明する図である。

例えば１ワードをｎビットのジータで構成されているも
のとする。第５図に於てアドレス１ビット番号４を指定
する場合、第１図図示アドレスバス１４．ビットポイン
ト信号線１３を介して指定することにより、第１図図示
加算制御回路１１がビットポイント信号線１３を介し指
定されたビット番号に対し第４図に示すよう動作するた
め、メモリ装置１０−１に於ては、ビット番号１，２゜
３に関するものに対してはアドレス加算信号が出力され
、その結果アドレス２Φデータが選択され、他のビット
、即ち指定したビット番号を含めそれ以上のビット番号
に関するデータはアドレス１のものが選択される。

この結果、第１図図示シフト回路１２に対し選択された
データは、最下位ビットより、アドレス２、ビット番号
１−３続いてアドレス１、ビット番号４〜ｎのデータが
各々選択される。

ここで第１図図示シフト回路１２は、指定されたビット
番号に対し、シフト動作を第３図に示すよう行い、双方
のビット番号の対応を決定するものとすると、第５図に
示す、シフト回路のメモリ装置側及びデータバス側のビ
ット番号の対応を用いることにより、第１図図示データ
バス１５に於ては、最下位ビットよりアドレス１、ビッ
ト番号４〜ｎ１続いてアドレス２ビット番号１〜３が接
続される。

このように制御することにより、ワｉド単位のデータを
並列して操作するメモリ装置においても、ワード単位の
アドレス指定及びビット単位でのビット番号を指定する
ことにより、指定したビ・ノド番号のデータを最下位ビ
ットとし、ワード単位のデータの区切りに係らない連続
したビットのデータを並列して操作する事が可能となっ
た。

更に、並列して操作可能なビット数、即ち１ワード内の
ビット数ｎを、２の乗数（ｎ＝２．４゜８−−−−−−
−）とし、ビットポイント信号線１３をビットアドレス
下位ビット、アドレスバス１４をビットアドレス上位ビ
ットとし、双方のビットアドレスを併合しアドレスバス
とすることにより、ビット単位のデータに連続したアド
レスを付与することが可能になる。第６図に示す、ビッ
トアドレスの指定を表す図より、例えば、１ワードのビ
ット数を８ビツトとし、ワードのアドレス９．ビット番
号をそれぞれＯから始まるものとすれば、第６図にて示
したビットアドレスの値と、２進表示を行い、アドレス
番号とビット番号とを併合した値は同一のものとなる。

このように本発明を用いることにより、ビット単位での
アドレス指定を行い、メモリを連続したビット列として
扱うことが実現できる。

〔実施例〕

第７図に本発明の１実施例をブロック図で示す。

第７図に於て、メモリ装置１０−１〜１０−８は第２図
図示１０−１と同一であり、加算制御部１１、データバ
ス１５は第１図図示１１．１５と同一の動作を行うもの
であり、８ビツトバレルシフタ７１は第１図図示１２を
、バレルシフタを用いて実施したものである。

ビットアドレス下位３ビット信号線７０及びビットアド
レス上位ビット信号線７２は、それぞれ第１図図示１３
．１４と同一の用途に用いれら、ビット単位でのアドレ
スを指定するビットアドレスを与える場合、指定するビ
ットアドレスの下位３ビツトについてはビットアドレス
下位３ビット信号ｖＡ７０を、介して与え、他のものに
ついてはビットアドレス上位ビット信号線７２を介して
与えるものとする。ここでビットアドレス下位３ビット
信号線７０の「３」とは、一実施例に於て１ワードを構
成すビット数が８ビツトであるため、この８通りを表す
ために用いるデータ線が３ビツト必要とされるためであ
る。即ち、このビットアドレス下位３ビット信号線７０
は、ビット番号を指定するものである。

この一実施例に於ては、並列して操作できるビット数を
８ビツトとし、１ワード当り８ビツトで構成されるもの
であるが、１ビット単位のデータに、連続したアドレス
、即ちビットアドレスを付与し、そのビットアドレスを
ビットアドレス下位３ビット信号線７０及びビットアド
レス上位ビット信号線７２を介して与えることによりワ
ード単位のアドレス及び、ワード内のビットを意識せず
にデータの指定を行うことを可能にしたものである。

このように本発明に於ては、アドレス加算部２２及びア
ドレスセレクタ２３を備えたメモリ装置１〇−１を複数
個用い、シフト回路１２．加算制御回路１１とを加え構
成することにより、ビット単位でのデータ指定を可能に
しかつ、指定したビットのデータより複数のビットに渡
り、並列したデータ操作を可能にしたものである。

〔発明の効果〕

以上詳細に説明したように、本発明によれば、メモリ装
置を用いたデータ操作に於て、ビット単位でのデータの
指定を行い、その指定されたビットのデータを最下位ビ
ットとし、これに続くビットのデータを並列して操作で
きるメモリ制御方式を実現した。

このためビット単位でのデータ操作が多い処理分野に於
て、メモリを連続したビット列としての用い操作するこ
とが可能になり、ワード内でのビット位置に基く条件条
件判断を大幅に簡素化し、ワード間の境界にまたがるデ
ータ操作に於ては、操作回数を減少させることも可能と
なった。

【図面の簡単な説明】

第１図は、本発明のメモリ装置制御方式の原理ブロック
図、 第２図は、本発明に用いるメモリ装置のブロック図、 第３図は、本発明に用いるシフト回路動作説明図、 第４図は、本発明に用いる加算制御回路動作説明図、 第５図は、本発明の動作発明図、 第６図は、本発明のビットアドレス指定図、第７図は、
本発明の一実施例、 第８図は、従来のデータ操作方法、 をそれぞれ示す。 図面に於て、 １０−ｉ、１０−１〜ｌ０−ｎはメモリ装置。 １１は加算制御回路。 １２はシフト回路。 １３はビットポイント信号線。 １４はアドレスバス。 １５はデータバス。 ２１はメモリセル。 ２２はアドレス加算部。 ２３はアドレスセレクタ。 ２４は入出力データ線。 ２５はアドレス加算信号線。 ７０はビットアドレス下位３ビット信号線。 ７１は８ビツトバレルシフタ。 ７２はビットアドレス下位ビット信号線。 をそれぞれ示す。 代理人　弁理士　　　井　桁　　貞 λ（肩艷ヨ月０ヌ七り襞置洛１岬方プＱ欧アｆ７’ロッ
ク図斗１　口 メモリ装置ブロッ７０ 跪　２　図 ・ｙ）“ト　〔弓　Ｆ、Ｓ−％　イ乍１８ε　Ｆ３目　
が１玲　３　図 力ａ警笛１１＠凹ｗ　ｔｔｙイ竹岩茫朗閃埠４　図 ぐメ七り　装置〉 φ方　任　費ン朗　目 球５　図 ビ′・ソトアドレス君■ど圓 序　６　囚 本　月ｆ−ａＴＩ　ｎ−”ｆＸそ　イク”・１屏７　図 ネ亡刃（のテ゛−７地イγジΣ乞教 壇１　Ｂ　Ｅ

Claims (2)

【特許請求の範囲】
1. （１）外部から与えられるアドレス加算制御信号にした
   がって入力アドレスへのアクセスまたは入力アドレスの
   次のアドレスへのアクセスのいずれかを行なうメモリ装
   置を複数個（１０−１〜１０−ｎ）配置し、該複数個の
   メモリ装置（１０−１〜１０−ｎ）の各々同一アドレス
   の記憶データをもって同一ワードを構成するとともに、 入力アドレスで指定されたあるワードについてあるビッ
   ト位置が指定されたとき、当該ワード中の当該指定され
   たビット位置から当該ワード中の最上位ビット位置まで
   のデータを記憶するメモリ装置に対しては入力アドレス
   によるアクセスを実行せしめるよう上記アドレス加算制
   御信号を送出し、当該ワード中の当該指定されたビット
   位置より下位の残りのデータを記憶するメモリ装置に対
   しては入力アドレスの次のアドレスによるアクセスを実
   行せしめるよう上記アドレス加算制御信号を送出する加
   算制御回路（１１）と、 入力アドレスによるアクセスを実行するメモリ装置につ
   いてはその入出力データ数を外部データバスの下位ビッ
   ト側に結合し、入力アドレスの次のアドレスによるアク
   セスを実行するメモリ装置についてはその入出力線を外
   部データバスの上位ビット側に結合するようシフト制御
   を行なうシフト回路（１２）とをそなえ、 上記各ワード間のアドレス境界に係らず、上記指定され
   たビット位置のデータを最下位とする１ワード分の大き
   さのデータへのアクセスを行なうよう構成したことを特
   徴とするメモリ装置制御方式。
2. （２）上記各々のメモリ装置は、 複数のデータを記憶し、各々のデータに付与されたアド
   レスを指定することにより、指定されたアドレスのデー
   タについてアクセスできるメモリセル（２１）と、 外部よりアドレスバス（１４）を介し与えられたアドレ
   スに対し、次のデータのアドレスを作成するアドレス加
   算部（２２）と、 外部より上記アドレスバス（１４）を介し与えられたア
   ドレスと、上記アドレス加算部（２２）より出力された
   アドレスとのいずれかを、外部からアドレス加算信号線
   を介し与えられる信号に基いて選択し、上記メモリセル
   に与えるアドレスセレクタ（２３）とからなることを特
   徴とする、特許請求の範囲第１項記載のメモリ装置制御
   方式。