JPS61223964A - デ−タ転送装置 - Google Patents
デ−タ転送装置Info
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- JPS61223964A JPS61223964A JP6378185A JP6378185A JPS61223964A JP S61223964 A JPS61223964 A JP S61223964A JP 6378185 A JP6378185 A JP 6378185A JP 6378185 A JP6378185 A JP 6378185A JP S61223964 A JPS61223964 A JP S61223964A
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- JP
- Japan
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- data
- conversion
- transfer device
- data transfer
- data conversion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野」
本発明はバス結合された記憶装置と、例えばデータ処理
に於ける中央演算処理装置等のデータアクセス装置との
間で、データ転送を行なうデータ転送装置に関するもの
である。
に於ける中央演算処理装置等のデータアクセス装置との
間で、データ転送を行なうデータ転送装置に関するもの
である。
Ｅ開示の＠委」
本明細書及び図面はバス結合された記憶装置とデータア
クセス装置との間で、データ転送を行なうデータ転送装
置において、データ転送の際にデータ変換を行なうこと
により、データアクセス装置に於けるデータ処理を効率
的に行う技術を開示する。
クセス装置との間で、データ転送を行なうデータ転送装
置において、データ転送の際にデータ変換を行なうこと
により、データアクセス装置に於けるデータ処理を効率
的に行う技術を開示する。
Ｌ従来の技術」
今日、データ処理の分野でデータ変換を行う事が多い０
例えば、データ変換の一例としてデータを構成するビッ
トのビット位置変換がある。かかるビット位置変換処理
は、例えば次のような場合に有用である。データ処理に
おけるデータ出力にて、表示装置、印字装置等ビットマ
ツプ方式を採用する周辺装置があるが、それらの装置の
ビット列の順序は一致していない事が多いために、ビッ
ト列の順序の変換が必要となる。従来は、これらの周辺
装置間のビットマツプの変換を行なう際に、ビット列の
順序の変換は中火演算処理装置にて複数の命令を使いプ
ログラム的に行い、そのため処理速度が遅くなるという
欠点があった。
例えば、データ変換の一例としてデータを構成するビッ
トのビット位置変換がある。かかるビット位置変換処理
は、例えば次のような場合に有用である。データ処理に
おけるデータ出力にて、表示装置、印字装置等ビットマ
ツプ方式を採用する周辺装置があるが、それらの装置の
ビット列の順序は一致していない事が多いために、ビッ
ト列の順序の変換が必要となる。従来は、これらの周辺
装置間のビットマツプの変換を行なう際に、ビット列の
順序の変換は中火演算処理装置にて複数の命令を使いプ
ログラム的に行い、そのため処理速度が遅くなるという
欠点があった。
Ｅ発明が解決しようとする問題点」
本発明は上述の従来′ＭＺ術の欠点に鑑みなされたもの
で、データ処理に於けるデータ変換を高速に行う機能を
有するデータ転送装置を提供するものである。
で、データ処理に於けるデータ変換を高速に行う機能を
有するデータ転送装置を提供するものである。
１問題点を解決するための手段」
上記課題を達成するための本発明に係る実施例の基本構
成を第１図に示す、データ転送装置１１０１は記憶手段
１００とデータアクセス手段１０２との間に介在してデ
ータ転送を行い、更に内部にデータ変換手段１０３°を
有している。
成を第１図に示す、データ転送装置１１０１は記憶手段
１００とデータアクセス手段１０２との間に介在してデ
ータ転送を行い、更に内部にデータ変換手段１０３°を
有している。
し作用」
上記構成における各構成要素の作用結合はデータアクセ
ス手段１０２が記憶手段１００にデータを書込む時に、
又はデータアクセス手段１０２が記憶手段１００からデ
ータを読み出す時に、データ変換手段１０３が所望のデ
ータ変換を行うというものである。
ス手段１０２が記憶手段１００にデータを書込む時に、
又はデータアクセス手段１０２が記憶手段１００からデ
ータを読み出す時に、データ変換手段１０３が所望のデ
ータ変換を行うというものである。
Ｌ実施例」
上記の実施例の構成を踏まえて、以下第２図以降の図面
に従って、より具体的に説明する事とする。
に従って、より具体的に説明する事とする。
第２図は記憶装置ｌをデータ転送装置２、中央演算処理
装置（以下、ＣＰＵと略す）３、及び入出力装置４（以
下、Ｉｌｏと略す）とが共有して、データ処理を行うシ
ステムを示す、記憶装置ｌはデータや命令（プログラム
等）を記憶するＭＥＭＯＲＹ５とメモリｆｆｎＪ″ａ部
（以下、ＭＣと略す）６とからなり、 ＭＣ６を経由し
てアドレスバス（以下、 ＡＢと略す）９、ｆｆ１Ｊｉ
ｌ／（ス（０８） Ｉ Ｏヲ介し、ＣＰＵ ３及び１
つ（又は複数）のｌ１０４と接続されている。
装置（以下、ＣＰＵと略す）３、及び入出力装置４（以
下、Ｉｌｏと略す）とが共有して、データ処理を行うシ
ステムを示す、記憶装置ｌはデータや命令（プログラム
等）を記憶するＭＥＭＯＲＹ５とメモリｆｆｎＪ″ａ部
（以下、ＭＣと略す）６とからなり、 ＭＣ６を経由し
てアドレスバス（以下、 ＡＢと略す）９、ｆｆ１Ｊｉ
ｌ／（ス（０８） Ｉ Ｏヲ介し、ＣＰＵ ３及び１
つ（又は複数）のｌ１０４と接続されている。
データ転送装置２はＡＢ９ 、 ＣＢＩ Ｏを介してｃ
ｐυ３、Ｉｌｏ ４、ＭＣ６と接続され、更にメモリバ
ス（以下、ＭＢ） ７をも介してにＣ６と、又データバ
ス（以下、ＤＢ） ８ヲモ介ＬテＣＰＵ ３、ｌ１０４
と！続されている。即ち、木システムを流れるデータは
例えばＭＥＭＯＲＹ ５からＣＰＵ ３ヘテータが流れ
る場合は、ＭＢ７→データ転送装置２→ＤＢ８→ＣＰＵ
３となり、ｌ１０４からの場合はＤＢ８→テータデー
装置２→ＭＢ７→ＭＥＭＯＲＹ ５となる。データ転送
装置１２は、ＩＢ７又はＯＢ８から受は取ったデータを
例えばピッＨ＃（位置）の変換等のデータ変換を行って
ＯＢ８又はＩＢ７へ流す。
ｐυ３、Ｉｌｏ ４、ＭＣ６と接続され、更にメモリバ
ス（以下、ＭＢ） ７をも介してにＣ６と、又データバ
ス（以下、ＤＢ） ８ヲモ介ＬテＣＰＵ ３、ｌ１０４
と！続されている。即ち、木システムを流れるデータは
例えばＭＥＭＯＲＹ ５からＣＰＵ ３ヘテータが流れ
る場合は、ＭＢ７→データ転送装置２→ＤＢ８→ＣＰＵ
３となり、ｌ１０４からの場合はＤＢ８→テータデー
装置２→ＭＢ７→ＭＥＭＯＲＹ ５となる。データ転送
装置１２は、ＩＢ７又はＯＢ８から受は取ったデータを
例えばピッＨ＃（位置）の変換等のデータ変換を行って
ＯＢ８又はＩＢ７へ流す。
第３図にデータ転送装置２の具体的なブロック図を示す
、主な構成要素はマルチプレクサ（以下、 ＭＵＸ ト
１３ｔ） ３１ 、３２、データ変換回路３５及びアド
レステコード部３６等である。 ＮＵＸ ３１．３２は
データ転送装！２がＩＢ７．０８８の間で双方向のデー
タ転送を行い得るように設けられたものである。データ
変換回路３５への入力は入力バス（以下、ＩＢ）３３で
、出力は出力バス（以下、ＯＢ） ３４テアル、 ＭＩ
ＪＸ ３１ ｔｔｃＢＩ Ｏカラノ信４’ｙＲ／Ｗ ３
８ ニ従ッテ、 ＩＢ７ 、 ＯＢ８ ｆ）イスｈカ’
にデータ変換回路３５への入力として選択する。同様に
、ＭＵＸ３２はデータ変換回路３５からの０８３４を信
号Ｒ／Ｗ３８に応じてＩＢ７．又はＯＢ８へ出力スル、
即ち、例えばＣＰＵ ３又はｌ１０４がＭＥＭＯＲＹ
５をＲＥＡＤする時（Ｒ／Ｗ３ｇが″′１パの時）、デ
ータの流れは１８７→！Ｂ３３→デ一タ変換回路３５→
０Ｂ３４→ＤＢ８となる。 ＷＲＩＴＥの時はこの逆で
ある。
、主な構成要素はマルチプレクサ（以下、 ＭＵＸ ト
１３ｔ） ３１ 、３２、データ変換回路３５及びアド
レステコード部３６等である。 ＮＵＸ ３１．３２は
データ転送装！２がＩＢ７．０８８の間で双方向のデー
タ転送を行い得るように設けられたものである。データ
変換回路３５への入力は入力バス（以下、ＩＢ）３３で
、出力は出力バス（以下、ＯＢ） ３４テアル、 ＭＩ
ＪＸ ３１ ｔｔｃＢＩ Ｏカラノ信４’ｙＲ／Ｗ ３
８ ニ従ッテ、 ＩＢ７ 、 ＯＢ８ ｆ）イスｈカ’
にデータ変換回路３５への入力として選択する。同様に
、ＭＵＸ３２はデータ変換回路３５からの０８３４を信
号Ｒ／Ｗ３８に応じてＩＢ７．又はＯＢ８へ出力スル、
即ち、例えばＣＰＵ ３又はｌ１０４がＭＥＭＯＲＹ
５をＲＥＡＤする時（Ｒ／Ｗ３ｇが″′１パの時）、デ
ータの流れは１８７→！Ｂ３３→デ一タ変換回路３５→
０Ｂ３４→ＤＢ８となる。 ＷＲＩＴＥの時はこの逆で
ある。
こうして双方向のデータ転送が可能となる。アドレステ
コード部３６については後述する。
コード部３６については後述する。
次にデータ転送装置２内で行われるデータ変換の一例を
示す、第４図は、データ変換の一例であるところのビッ
ト位置変換動作の概略を説明する図である。尚１本実施
例では１語８ビツトとして扱っている０ｗ４序指示テー
タ３０はビットの移動先のビット位置に関する情報を保
持する０ｗ４序指示データ３０に０２５６７４３１”と
格納されていて、変換前のデータ３８のｂ７〜ｂ０のビ
ットポジションがｖ７〜Ｖｏの値である時に、このデー
タが順序変換されると、変換後は第４図３９のようにｖ
３ ＋Ｖ４ ＋ＶＳ ＋Ｖ２ ＊Ｖ１ ＊Ｖ６
ｔＶＯ＋Ｖ７となる。
示す、第４図は、データ変換の一例であるところのビッ
ト位置変換動作の概略を説明する図である。尚１本実施
例では１語８ビツトとして扱っている０ｗ４序指示テー
タ３０はビットの移動先のビット位置に関する情報を保
持する０ｗ４序指示データ３０に０２５６７４３１”と
格納されていて、変換前のデータ３８のｂ７〜ｂ０のビ
ットポジションがｖ７〜Ｖｏの値である時に、このデー
タが順序変換されると、変換後は第４図３９のようにｖ
３ ＋Ｖ４ ＋ＶＳ ＋Ｖ２ ＊Ｖ１ ＊Ｖ６
ｔＶＯ＋Ｖ７となる。
第５図は上記ビット順変換の場合におけるデータ変換回
路３５の具体的なブロック回路図である０図中、４０〜
４７は各３ビツトのレジスタである。３ビツトであるの
は本実施例のマシンワードが一語８ビットであるからで
ある。従って、１語１６ビツトであれば、各レジスタは
４ビツトとする。
路３５の具体的なブロック回路図である０図中、４０〜
４７は各３ビツトのレジスタである。３ビツトであるの
は本実施例のマシンワードが一語８ビットであるからで
ある。従って、１語１６ビツトであれば、各レジスタは
４ビツトとする。
５０〜５７の各々ハＭｕｘテあル、ＭＵＸ５０〜５７の
データ入力は夫々ＩＢ７〜ＩＢＯであり、セレクタ入力
はレジスタ４０〜４７の・出力信号であるＳＥＬｎｍ”
（１≦ｎ≦７．１≦ｍ≦４）である。
データ入力は夫々ＩＢ７〜ＩＢＯであり、セレクタ入力
はレジスタ４０〜４７の・出力信号であるＳＥＬｎｍ”
（１≦ｎ≦７．１≦ｍ≦４）である。
７０〜７７の各々はバスドライバで、各ドライバを付勢
する信号ＥＮＡＯＬＥは、バス上に有効なデータが載っ
ている事を示すような信号（例えば、ＤＡＴＡＡＶＡＩ
Ｌ）である。
する信号ＥＮＡＯＬＥは、バス上に有効なデータが載っ
ている事を示すような信号（例えば、ＤＡＴＡＡＶＡＩ
Ｌ）である。
今、レジスタ４０〜４７に０２５６７４３１″と格納さ
れていたとする。 ＩＢ７はＭＵＸ５０の出力Ｏ→ＯＲ
ゲート６７→バスドライバ７７を介しテＯＢＯニ１ｌｔ
ｉ力ｔ６．又例えば、 ＩＢ６４ｔＭＵＸ ５１ （７
）出力２→ＯＲゲート６５→バスドライバ７０を介して
０８２に出力される。
れていたとする。 ＩＢ７はＭＵＸ５０の出力Ｏ→ＯＲ
ゲート６７→バスドライバ７７を介しテＯＢＯニ１ｌｔ
ｉ力ｔ６．又例えば、 ＩＢ６４ｔＭＵＸ ５１ （７
）出力２→ＯＲゲート６５→バスドライバ７０を介して
０８２に出力される。
こうして、ＩＢ７〜ＩＢＯはレジスタ４０〜４７の偏に
従ってビット位置を変換されて、ＯＢ７〜０８０に出力
される。又、信号Ｒ／Ｗ３８によりＭＵＸ ３１．３２
を制御すれば、ＭＥＭＯＲＹ ５に対するＲＥＡＤもＷ
ＲＩＴＥもデータ変換回路３５でデータ変換される。し
かも、データ変換に要する時間は実買上票子の遅延時間
に過ぎない。
従ってビット位置を変換されて、ＯＢ７〜０８０に出力
される。又、信号Ｒ／Ｗ３８によりＭＵＸ ３１．３２
を制御すれば、ＭＥＭＯＲＹ ５に対するＲＥＡＤもＷ
ＲＩＴＥもデータ変換回路３５でデータ変換される。し
かも、データ変換に要する時間は実買上票子の遅延時間
に過ぎない。
データ変換の変換方法を変更する時は次のようにする。
ＣＰＵ３がＡＢ９を介してデータ変換回路３５のＩ１
０アドレスを選び、ＤＥＳ ３７を発生させる。同様に
、ＤＢＳを介してデータ変換のための新たな変換指示デ
ータをＷＲＩ ＴＥすれば、変換指示データはＤＢ８→
１８３３からシフトレジスタ４０〜４７に入力され、信
号ＤＥＳ３７によりロードされる（第５図）、変換指示
情報を’０１２３４５６７″とすれば、ビット位置の逆
転ができる。
０アドレスを選び、ＤＥＳ ３７を発生させる。同様に
、ＤＢＳを介してデータ変換のための新たな変換指示デ
ータをＷＲＩ ＴＥすれば、変換指示データはＤＢ８→
１８３３からシフトレジスタ４０〜４７に入力され、信
号ＤＥＳ３７によりロードされる（第５図）、変換指示
情報を’０１２３４５６７″とすれば、ビット位置の逆
転ができる。
コ５ Ｌ テ、 ＣＰＵ ３ ＪｔＭＥＭＯＲＹ５ ト
（１５間で、例えばビット位置の変換等のデータ変換を
行われたデータを目出にＲＥＡＤ／ＷＲＩＴＥでき、従
来のようにデータ変換にＣＰＵ ３でプログラム的に行
なっていた処理を時間をかけずに高速に行える。更に、
レジスタ４０〜４７に一度データを与えれば、それ以降
のデータ変換はＣＰＵ ３が介在する必要もないので。
（１５間で、例えばビット位置の変換等のデータ変換を
行われたデータを目出にＲＥＡＤ／ＷＲＩＴＥでき、従
来のようにデータ変換にＣＰＵ ３でプログラム的に行
なっていた処理を時間をかけずに高速に行える。更に、
レジスタ４０〜４７に一度データを与えれば、それ以降
のデータ変換はＣＰＵ ３が介在する必要もないので。
例えばｌ１０４がＭＥＭＯＲＹ ５とデータ転送を行な
う時はＣＰＵ ３は変換指示データを与えるだけでよく
。
う時はＣＰＵ ３は変換指示データを与えるだけでよく
。
Ｉ１０処理から解放され自分のデータ処理に専念できる
。
。
このような場合に、ＣＰＵ ３はデータ変換していない
データも必要となることがあるので、そのような時は、
８８６図のようにｌＢ５３と０Ｂ３４を直結する回路を
設ける。即ち、パスドライバ７０〜７７ ｔ！：ＯＲ’
７’ −ト８０〜６７（７）間ニ８ツ（７）ＭＵＸ ８
０〜８７を設け、このＭＵＸ ８０〜８７の夫々の２人
力のうち１つはＩＢとし、他はＯＲゲートとする。この
ようにするとＭＵＸ８０〜８７の制御により、変換後の
データか未変換のデータかの入力のいずれでも選ぶこと
ができる。
データも必要となることがあるので、そのような時は、
８８６図のようにｌＢ５３と０Ｂ３４を直結する回路を
設ける。即ち、パスドライバ７０〜７７ ｔ！：ＯＲ’
７’ −ト８０〜６７（７）間ニ８ツ（７）ＭＵＸ ８
０〜８７を設け、このＭＵＸ ８０〜８７の夫々の２人
力のうち１つはＩＢとし、他はＯＲゲートとする。この
ようにするとＭＵＸ８０〜８７の制御により、変換後の
データか未変換のデータかの入力のいずれでも選ぶこと
ができる。
上述したデータ変換回路３５は他に例えばＲＯＭ（リー
ドオンリメモリ）等に変換テーブルをもたせて変換する
裏も出来る。
ドオンリメモリ）等に変換テーブルをもたせて変換する
裏も出来る。
［発明の効果Ｊ
以上説明したように本発明によれば、データ転送装置が
独立してデータ変換を行うので、データ処理を行うデー
タアクセス手段がデータ変換から開放されて、データ変
換が高速に行なえる。
独立してデータ変換を行うので、データ処理を行うデー
タアクセス手段がデータ変換から開放されて、データ変
換が高速に行なえる。
第１図は本発明に係る実施例の基本システム構成図、
第２図は実施例を適用したデータ処理システムのブロッ
ク構成図、 第３図はデータ転送装置の詳細構成図、第４図はデータ
変換の一例を示した図、第５図はデータ変換がビット順
変換である場合のデータ変換回路のブロック構成図。 第６図は変形実施例のブロック構成図である。 図中、 ２・・・データ転送装置、ｌ・・・記憶装置、７・・・
メモリバス（ＭＢ） 、 ８・・・データバス（ＤＢ）
、 ９・・・アドレスバス（ＡＢ）、１０−・・制
御／＜７． （ＣＢ） 、 ＭＵＸ −・・マルチプレ
クサ、ＯＲ・・・ＯＲゲートである。 特許出願人 キャノン株式会社 第１図 第４図
ク構成図、 第３図はデータ転送装置の詳細構成図、第４図はデータ
変換の一例を示した図、第５図はデータ変換がビット順
変換である場合のデータ変換回路のブロック構成図。 第６図は変形実施例のブロック構成図である。 図中、 ２・・・データ転送装置、ｌ・・・記憶装置、７・・・
メモリバス（ＭＢ） 、 ８・・・データバス（ＤＢ）
、 ９・・・アドレスバス（ＡＢ）、１０−・・制
御／＜７． （ＣＢ） 、 ＭＵＸ −・・マルチプレ
クサ、ＯＲ・・・ＯＲゲートである。 特許出願人 キャノン株式会社 第１図 第４図
Claims (3)
- （１）記憶手段と該記憶手段内のデータをアクセスする
データアクセス手段との間に介在してデータを転送する
データ転送装置に於て、該データ転送装置はデータ変換
手段を有し、該データ変換手段は前記記憶手段又はデー
タアクセス手段からのデータをデータ変換を行い、前記
データアクセス手段又は記憶手段に変換されたデータを
出力する事を特徴とするデータ転送装置。 - （２）データ変換手段に於けるデータ変換は転送される
データを構成するビットのビット位置を交互に変更する
事である事を特徴とする特許請求の範囲第１項に記載の
データ転送装置。 - （３）データ変換手段は更にデータ変換指示情報を格納
する変換指示情報格納手段を有し、データアクセス手段
が該変換指示情報格納手段にデータ変換指示情報を格納
する事を特徴とする特許請求の範囲第１項に記載のデー
タ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6378185A JPS61223964A (ja) | 1985-03-29 | 1985-03-29 | デ−タ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6378185A JPS61223964A (ja) | 1985-03-29 | 1985-03-29 | デ−タ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61223964A true JPS61223964A (ja) | 1986-10-04 |
Family
ID=13239263
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6378185A Pending JPS61223964A (ja) | 1985-03-29 | 1985-03-29 | デ−タ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61223964A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63191224A (ja) * | 1987-02-04 | 1988-08-08 | Nippon Telegr & Teleph Corp <Ntt> | ビツト順序反転回路 |
| JPS63226756A (ja) * | 1987-03-16 | 1988-09-21 | Fujitsu Ltd | ビツト操作可能なｄｍａ転送回路 |
| EP0365116A2 (en) * | 1988-10-18 | 1990-04-25 | Hewlett-Packard Limited | Buffer memory arrangement |
| US7239956B2 (en) | 2004-12-06 | 2007-07-03 | Denso Corporation | Apparatus for processing signals from sensors incorporated in in-vehicle power train and system using the apparatus |
-
1985
- 1985-03-29 JP JP6378185A patent/JPS61223964A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63191224A (ja) * | 1987-02-04 | 1988-08-08 | Nippon Telegr & Teleph Corp <Ntt> | ビツト順序反転回路 |
| JPS63226756A (ja) * | 1987-03-16 | 1988-09-21 | Fujitsu Ltd | ビツト操作可能なｄｍａ転送回路 |
| EP0365116A2 (en) * | 1988-10-18 | 1990-04-25 | Hewlett-Packard Limited | Buffer memory arrangement |
| US7239956B2 (en) | 2004-12-06 | 2007-07-03 | Denso Corporation | Apparatus for processing signals from sensors incorporated in in-vehicle power train and system using the apparatus |
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