JPS63226756A - ビツト操作可能なｄｍａ転送回路 - Google Patents
ビツト操作可能なｄｍａ転送回路Info
- Publication number
- JPS63226756A JPS63226756A JP62060430A JP6043087A JPS63226756A JP S63226756 A JPS63226756 A JP S63226756A JP 62060430 A JP62060430 A JP 62060430A JP 6043087 A JP6043087 A JP 6043087A JP S63226756 A JPS63226756 A JP S63226756A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- circuit
- data
- bit
- dma
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000008707 rearrangement Effects 0.000 claims abstract description 13
- 238000010586 diagram Methods 0.000 description 5
- MHABMANUFPZXEB-UHFFFAOYSA-N O-demethyl-aloesaponarin I Natural products O=C1C2=CC=CC(O)=C2C(=O)C2=C1C=C(O)C(C(O)=O)=C2C MHABMANUFPZXEB-UHFFFAOYSA-N 0.000 description 2
- 239000000872 buffer Substances 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Image Input (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は画像処理などにおいて、ソフト処理を軽減し、
処理の高速化を図るため、ＤＭＡに接続されたレジスタ
とビット並べ変え回路で構成されたハードウェアにより
、ビット処理を高速に行うようにしたものである。
処理の高速化を図るため、ＤＭＡに接続されたレジスタ
とビット並べ変え回路で構成されたハードウェアにより
、ビット処理を高速に行うようにしたものである。
本発明は画像処理における、ビット並べ変えをＤＭＡ転
送時に行うことを目的としており、例えば、バイト境界
に合っていない画像データをバイト境界に合わせるため
に、数ビットシフトして転送する場合等に有効である。
送時に行うことを目的としており、例えば、バイト境界
に合っていない画像データをバイト境界に合わせるため
に、数ビットシフトして転送する場合等に有効である。
第４図に画像データの画面処理におけるビット並べ変え
の概要を示す。図において、”Ａ−Ｅ”。
の概要を示す。図において、”Ａ−Ｅ”。
“Ｆ−Ｍ”−・−−−−−−−−−−−’ｌ “Ｘ〜
ＺＡ−Ｅ”は夫々８ビツトよりなる画データを表す。画
面においてメモリ上の画データが最初に無効データを含
むと、走査ラインの境界がメモリ上の画データのバイト
境界と一敗しない場合が生ずるので、ＤＭＡ転送時にこ
れを並び変え、“Ａ−Ｈ”、−・・・・−・・・−・−
−−一−−−１“Ｓ〜Ｚ”と８ビツトの画データを揃え
ることにより、画面の走査ラインとメモリ上のバイト境
界を一致させる必要がある。このビット並べ変えを高速
処理することが画像処理においては重要である。
ＺＡ−Ｅ”は夫々８ビツトよりなる画データを表す。画
面においてメモリ上の画データが最初に無効データを含
むと、走査ラインの境界がメモリ上の画データのバイト
境界と一敗しない場合が生ずるので、ＤＭＡ転送時にこ
れを並び変え、“Ａ−Ｈ”、−・・・・−・・・−・−
−−一−−−１“Ｓ〜Ｚ”と８ビツトの画データを揃え
ることにより、画面の走査ラインとメモリ上のバイト境
界を一致させる必要がある。このビット並べ変えを高速
処理することが画像処理においては重要である。
従来このような画像データのビット処理はソフトウェア
で行われており、処理能力の低下が問題となっていた。
で行われており、処理能力の低下が問題となっていた。
本発明は以上のような画像データのビット処理をソフト
ウェアだけでは行わず、ＤＭＡに接続されたハードウェ
アによりビット処理を行うことにより処理の高速化を図
ったものである。
ウェアだけでは行わず、ＤＭＡに接続されたハードウェ
アによりビット処理を行うことにより処理の高速化を図
ったものである。
第１図は本発明のＤＭＡ転送回路の原理ブロック図であ
る。図において、１はＤＭＡ制御回路、２、〜２ｎはレ
ジスタ、３はビット並べ変え回路、４は制御回路、５は
メモリを示す。ＡＤはメモリへのアドレス、ＤＩＮはメ
モリまたはＩｌｏからの入力データ、ＤｏｕＴはメモリ
またはＩｌｏへの出力データで、データ線はｌワードの
パラレルデータバスである。またビット並べ変え回路３
はセレクタ又はマルチプレクサで構成することができる
。
る。図において、１はＤＭＡ制御回路、２、〜２ｎはレ
ジスタ、３はビット並べ変え回路、４は制御回路、５は
メモリを示す。ＡＤはメモリへのアドレス、ＤＩＮはメ
モリまたはＩｌｏからの入力データ、ＤｏｕＴはメモリ
またはＩｌｏへの出力データで、データ線はｌワードの
パラレルデータバスである。またビット並べ変え回路３
はセレクタ又はマルチプレクサで構成することができる
。
なお制御回路４はＤＭＡ制御回路１の発生するアドレス
及びリード／ライトのタイミング信号を検出して、ＤＭ
Ａ制御回路内の内部レジスタより出力されたデータを２
Ｉ〜２ｎのうちどのレジスタに格納するかを決めると共
に、どのようなビット並べ変えを行うかを決定してビッ
ト並べ変え回路３を制御し、さらにパフファゲート６．
７を制御してメモリの入出力を制御する。
及びリード／ライトのタイミング信号を検出して、ＤＭ
Ａ制御回路内の内部レジスタより出力されたデータを２
Ｉ〜２ｎのうちどのレジスタに格納するかを決めると共
に、どのようなビット並べ変えを行うかを決定してビッ
ト並べ変え回路３を制御し、さらにパフファゲート６．
７を制御してメモリの入出力を制御する。
ＤＭＡ制御回路１は読出先アドレスをメモリ５に出力し
、メモリより入力データｌワードをＤいからＤＭＡ制御
回路内の内部レジスタに取り込み、次に格納先アドレス
をメモリに出力し、内部レジスタのデータを出力する。
、メモリより入力データｌワードをＤいからＤＭＡ制御
回路内の内部レジスタに取り込み、次に格納先アドレス
をメモリに出力し、内部レジスタのデータを出力する。
この時データはレジスタ２ｉ〜２ｎの何れかのレジスタ
に格納されると同時に、前回メモリより読み出したデー
タの入っている別のレジスタのデータ出力と、今回のレ
ジスタのデータ出力を次段のビット並べ変え回路３で再
編成して、この再編成された１ワードがり。ＵＴにより
メモリ５に格納される。したがってＤＭＡ転送回路にお
いてビットの並べ変えが可能になる。
に格納されると同時に、前回メモリより読み出したデー
タの入っている別のレジスタのデータ出力と、今回のレ
ジスタのデータ出力を次段のビット並べ変え回路３で再
編成して、この再編成された１ワードがり。ＵＴにより
メモリ５に格納される。したがってＤＭＡ転送回路にお
いてビットの並べ変えが可能になる。
本発明のＤＭＡ転送回路の実施例を第２図に示す。図に
おいて、ＤＭＡ制御回路ｌにはメモリーメモリ転送機能
を持つＬＳＩを使用する。ビット並べ変え回路３はセレ
クタ（ＳＥＬ）またはマルチプレクサで構成される。レ
ジスタ２はＲ１とＲ２の２系列からなり、夫々８本のル
ートを持つ。アドレスはＡｏからＡｓｓまでの１６本の
ルートからなり、データはＤｏからＤ？までの８木のル
ートからなる１バイトのパラレルデータバスである。
おいて、ＤＭＡ制御回路ｌにはメモリーメモリ転送機能
を持つＬＳＩを使用する。ビット並べ変え回路３はセレ
クタ（ＳＥＬ）またはマルチプレクサで構成される。レ
ジスタ２はＲ１とＲ２の２系列からなり、夫々８本のル
ートを持つ。アドレスはＡｏからＡｓｓまでの１６本の
ルートからなり、データはＤｏからＤ？までの８木のル
ートからなる１バイトのパラレルデータバスである。
まず上記ＤＭＡ−ＬＳＩ （ＤＭＡＣと呼ぶ）は読出
先アドレスを出力し、メモリより入力データ１バイトを
内部レジスタに取り込み、次に格納先アドレスを出力し
、内部レジスタのデータを出力する。この時データは例
えばレジスタＲ１に格納されると同時に、前回メモリよ
り読出したデータの入っているレジスタＲ２の８ビツト
出力と、今回のレジスタＲ１の８ビツト出力を次段のＳ
ＥＬまたはマルチプレクサで構成されるビット並べ変え
回路３で再編成され、この再編成された１バイトがメモ
リに格納される。またタイミング制御回路８はメモリに
入出力するデータのルートを切り替えるとともに、Ｒ１
，Ｒ２へのデータ格納タイミング及びメモリのデータ入
出力タイミングを制御する。図においてアンド回路９に
入力するアドレス信号Ａ０＝１の場合はデータはレジス
タＲ１に入力し、Ａ、＝Ｏの場合は反転回路１１により
レジスタはＲ２が選ばれ、データはレジスタＲ２に入力
する。なおＤＭＡＣはメモリのアドレスに順次アクセス
しているため、アドレス信号の最下位ビットＡ０はＤＭ
Ａサイクルに応じて反転する。またアンド回路９，１０
に接続される信号ルート１２はタイミング制御回路８で
生成されるレジスタ格納のタイミング信号である。
先アドレスを出力し、メモリより入力データ１バイトを
内部レジスタに取り込み、次に格納先アドレスを出力し
、内部レジスタのデータを出力する。この時データは例
えばレジスタＲ１に格納されると同時に、前回メモリよ
り読出したデータの入っているレジスタＲ２の８ビツト
出力と、今回のレジスタＲ１の８ビツト出力を次段のＳ
ＥＬまたはマルチプレクサで構成されるビット並べ変え
回路３で再編成され、この再編成された１バイトがメモ
リに格納される。またタイミング制御回路８はメモリに
入出力するデータのルートを切り替えるとともに、Ｒ１
，Ｒ２へのデータ格納タイミング及びメモリのデータ入
出力タイミングを制御する。図においてアンド回路９に
入力するアドレス信号Ａ０＝１の場合はデータはレジス
タＲ１に入力し、Ａ、＝Ｏの場合は反転回路１１により
レジスタはＲ２が選ばれ、データはレジスタＲ２に入力
する。なおＤＭＡＣはメモリのアドレスに順次アクセス
しているため、アドレス信号の最下位ビットＡ０はＤＭ
Ａサイクルに応じて反転する。またアンド回路９，１０
に接続される信号ルート１２はタイミング制御回路８で
生成されるレジスタ格納のタイミング信号である。
第３図に本実施例の３ビットシフト回路の入出力データ
を示す。図において、Ｒ２に入力される８ビツトのデー
タが“Ｘ−Ｅ”、Ｒ１に入力される８ビツトのデータが
“Ｆ−Ｍ”とすると、ＥとＦとのバイト境界で出力デー
タを８ビ・ノドの“Ａ〜Ｈ”に並び変えるために、Ｒ２
に“Ｘ−Ｅ”を格納すると同時にＲ１とＲ２の出力をア
レンジして“Ｓ−Ｚ”を出力する。またＲ１にＦ−Ｍ”
を格納すると同時に、Ｒ１とＲ２の出力をアレンジして
“Ａ−Ｈ”を出力する。したがって出力データはバイト
境界において“Ａ−Ｈ”に並び変えることができる。
を示す。図において、Ｒ２に入力される８ビツトのデー
タが“Ｘ−Ｅ”、Ｒ１に入力される８ビツトのデータが
“Ｆ−Ｍ”とすると、ＥとＦとのバイト境界で出力デー
タを８ビ・ノドの“Ａ〜Ｈ”に並び変えるために、Ｒ２
に“Ｘ−Ｅ”を格納すると同時にＲ１とＲ２の出力をア
レンジして“Ｓ−Ｚ”を出力する。またＲ１にＦ−Ｍ”
を格納すると同時に、Ｒ１とＲ２の出力をアレンジして
“Ａ−Ｈ”を出力する。したがって出力データはバイト
境界において“Ａ−Ｈ”に並び変えることができる。
以上本発明によれば、画像処理におけるビット並べ変え
をソフトウェア処理だけによらず、ハードウェアにより
ＤＭＡ転送時に行うことができるので、画像処理を高速
化することができ処理能力を向上することが可能である
。
をソフトウェア処理だけによらず、ハードウェアにより
ＤＭＡ転送時に行うことができるので、画像処理を高速
化することができ処理能力を向上することが可能である
。
第１図は本発明のＤＭＡ転送回路の原理ブロック図、第
２図は本発明の実施例のＤＭＡ転送回路の回路図、第３
図は本発明の実施例の入出力データを示す図、第４図は
画像処理におけるビット並べ変えを示す図である。 図において、■はＤＭＡ制御回路、２ｉ〜２ｎはレジス
タ、３はビット並べ変え回路、４は制御回路、５はメモ
リ、６，７はパンファゲート、８はタイミング制御回路
、９，１０はアンド回路、１１は反転回路、１２は信号
ルートを示す。
２図は本発明の実施例のＤＭＡ転送回路の回路図、第３
図は本発明の実施例の入出力データを示す図、第４図は
画像処理におけるビット並べ変えを示す図である。 図において、■はＤＭＡ制御回路、２ｉ〜２ｎはレジス
タ、３はビット並べ変え回路、４は制御回路、５はメモ
リ、６，７はパンファゲート、８はタイミング制御回路
、９，１０はアンド回路、１１は反転回路、１２は信号
ルートを示す。
Claims (1)
- 【特許請求の範囲】 ダイレクト・メモリ・アクセス（ＤＭＡ）によりメモリ
へ入出力データを転送するＤＭＡ転送回路において、 ＤＭＡ制御回路（１）と、該ＤＭＡ制御回路に接続され
た複数のレジスタ（２ｉ）〜（２ｎ）と、該レジスタの
出力側に接続されたビット並べ変え回路（３）と、メモ
リ（５）への入出力を制御する制御回路（４）を有し、 メモリ（５）から読出したデータを、ＤＭＡ転送時に数
ビットシフトして再度メモリに格納することを特徴とす
るビット操作可能なＤＭＡ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62060430A JPS63226756A (ja) | 1987-03-16 | 1987-03-16 | ビツト操作可能なｄｍａ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62060430A JPS63226756A (ja) | 1987-03-16 | 1987-03-16 | ビツト操作可能なｄｍａ転送回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63226756A true JPS63226756A (ja) | 1988-09-21 |
Family
ID=13142014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62060430A Pending JPS63226756A (ja) | 1987-03-16 | 1987-03-16 | ビツト操作可能なｄｍａ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63226756A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0388300A2 (en) * | 1989-03-15 | 1990-09-19 | Micral, Inc. | Controller for direct memory access |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61223964A (ja) * | 1985-03-29 | 1986-10-04 | Canon Inc | デ−タ転送装置 |
-
1987
- 1987-03-16 JP JP62060430A patent/JPS63226756A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61223964A (ja) * | 1985-03-29 | 1986-10-04 | Canon Inc | デ−タ転送装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0388300A2 (en) * | 1989-03-15 | 1990-09-19 | Micral, Inc. | Controller for direct memory access |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4930066A (en) | Multiport memory system | |
| JPH11203860A (ja) | 半導体記憶装置 | |
| EP0198341A2 (en) | Digital data processing circuit having a bit reverse function | |
| KR960004457B1 (ko) | 데이터 전송장치 | |
| JPH03105789A (ja) | 半導体記憶装置 | |
| US5201058A (en) | Control system for transferring vector data without waiting for transfer end of the previous vector data | |
| US4575796A (en) | Information processing unit | |
| JPH01224857A (ja) | データ転送制御装置 | |
| JPH09198862A (ja) | 半導体メモリ | |
| JPS63226756A (ja) | ビツト操作可能なｄｍａ転送回路 | |
| US6681273B1 (en) | High performance, variable data width FIFO buffer | |
| JP2514473B2 (ja) | 並列処理装置 | |
| JPS62182857A (ja) | 入出力制御装置 | |
| JP3675948B2 (ja) | データ変換方法及びその装置 | |
| JPS63217460A (ja) | バツフア制御回路 | |
| JPS6145343A (ja) | スワツプ制御方式 | |
| JPH01119823A (ja) | 先入れ先出し記憶装置 | |
| KR950005801B1 (ko) | 그래픽 시스템의 영상데이타 전송 회로 | |
| JPH0477948A (ja) | メモリアクセス制御方式およびそれを用いた情報処理装置 | |
| JPH07146815A (ja) | メモリ回路およびデータ演算処理装置ならびに記憶制御装置 | |
| JPS61112270A (ja) | バイト変換装置 | |
| JPS6366648A (ja) | バツフア記憶制御方式 | |
| JPS6369326A (ja) | デ−タ変換装置 | |
| JPH0668055A (ja) | ディジタル信号処理装置 | |
| JP2001084171A (ja) | 画像処理装置 |