JPS6027967A - バツフア記憶装置のブロツク転送制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、情報処理装置において主記憶装置上のデータ
の写しを保持するバッファ記憶装置のブロック転送制御
方式に関する。

〔発明の背景〕

多くの情報処理装置は、容量の大きい比較的低速の主記
憶装置と容量は小さいが高速のバッファ記憶装置との階
層構造をとり、使用頻度の高い主記憶装置内のデータの
写しをバッファ記憶装置に格納しておくことによって実
効速度を著しく高めている。このような主記憶装置とバ
ッファ記憶装置の関係を第１図に示す。第１図において
、１００は主記憶装置、２００はバッファ記憶装置、３
００は後述するバッファ・アドレス・アレイである。第
１図の場合、バッファ記憶装置２００は０〜２５５カラ
ムに分かれ、各カラムは２つのブロック（即ち、ロー数
が２）からなる。１ブロツクの大きさは例えば１６バイ
トからなり、主記憶装置１００の連続した１６バイトの
データを格納することができる。このバッファ記憶装置
２００に対して、主記憶装置１００も該バッファ記憶装
置１００と同じ数のカラムに分かれるが、各カラムに含
まれるブロックの数は、当該主記憶装置１００の記憶容
量によって決まり、　その任意のブロックのデータがバ
ッファ記憶装置２００の対応するカラムの２つのローの
いずれかに格納されることになる。バッファ・アドレス
・アレイ３００は、上記バッファ記憶袋＠２００に格納
されているデータの主記憶装置上のアドレス（ページア
ドレス）を登録しておくものである。このアドレス・ア
レイ３００はバッファ記憶装置２００と同じ＜２５６カ
ラム、２０−に分かれ、その各エントリイはバッファ記
憶装置２００の各ブロックと一対一に対応している。

かぎるバッファ記憶装置を有する情報処理装置は、主記
憶装置へのアクセス要求に対して、そのアクセス・アド
レスでバッファ・アドレス・アレイを探索し、その結果
、バッファ記憶装置に所望のデータが存在していれば、
バッファ記憶装置から所望のデータを取り出す。しかし
、バッファ記憶装置に所望のデータがないときには、主
記憶装置からバッファ記憶装置の登録単位であるブロッ
ク相当分のデータをバッファ記憶装置へ転送して登録す
るところのブロック転送を発生するとともに所望のデー
タを要求元へ送り出す。この時のブロック転送による性
能低下を示すブロック転送オーバヘノ１−は、バッファ
記憶装置に所望のデータが存在しない割合を示すＮＩＢ
Ｒ（Ｎｏｔ；　ｉｎ　Ｂｕｌｉｃｒ　Ｒａシｉｏ）とブ
ロック転送に要するｕ、１゛間との積にて下式のように
表わされる。

ブロック転送オーバヘッド ＝ＮＩＢＲＸブロック転送時間 ＮＩＢＲは使用頻度の大きいデータをバッファ記ｔａ　
＊　Ｅへとりこむことにより小さくなり、ブロック転送
時間は、不要なデータをバッファ記憶装置へ転送しない
ことで小さくなる。このため、バッファ記憶装置の登録
単位であるブロック・サイズを決定するときには、上式
の値が小さくなるよう設８１することが大事である。

一般に主記憶装置へのアクレス要求は （］）命令の取り出し く２）寸ペラノド・データの取り出し く；３）寸ペラン１−・データの碧き込みの：３つｌ・
こ分けられ、これらのアクセスには下記のような’ＩＮ
Ｊ長がある。

命令の取り出し要求は、分岐命令が出現するまでは連続
した領域に対して発行されるため、１回のブロック転送
で、できるだけ多くの命令群をバッファ記憶装置へ取り
込んでおく方がブロック転送時間が多少大きくなっても
有利である。というのは、同じ命令群をの数回ブロック
転送に分けると、ブロック転送要求を主記憶装置へ送出
し、主ａ己ｔα装置がデータをセットするまでのセット
アツプ時間がブロック転送のたびに発生し、これが無駄
な時間になるからである。すなわち、命令取り出しのブ
ロック・サイズは大きい方が有利である。

オペランド・データの書き込み要求は、バッファ記憶装
置のストア方式にもよるが、最近の主流になりつつある
ストアイン方式は所望碧きこみ領域がバッファ記憶装置
に存在してない時はブロック転送を発生させてバッファ
記憶装置へ書き込む方式であるため、その瞥き込みデー
タ長がどの位の長さであるかに依存する。一般的には大
半の書き込みデータ長は８バイｌ−以下であるため、書
き込み要求に対してもオペランド・データの読み出し要
求と同様、ブロック・サイズは小さい方がよい。

このように、バッファ記憶装置に対するブロックサイズ
は、一般に命令取出しの場合は大きい方がよく、オペラ
ンド・データの読み出しおよび書込みに対しては小さい
方がよいことになる。しかるに、従来のブロック転送制
御はブロック・サイズを一定にしており（第１図の例で
は１６バイト）、最適なブロック転送制御をしているこ
とにはならない。

マシンサイクルが主記憶装置のアクセス時間に比べて急
激な減少を示す最近のｎ１算機においては、踵々のオー
バヘッドなしの平均的な命令実行時間は小さくなってき
ている。それにもかかわらず、これまでブロック転送オ
ーバヘッド時間はほとんど改善されていないため、オー
バヘッドを含む平均的な命令実行時間にしめるブロック
転送オーバヘッドの割合は大きくなってきている。この
ため、バッファ記憶装置のブロック転送オーバヘッドの
低減は計算機の性能向上には重要な問題である。

〔発明の目的〕

本発明の目的は上記の如き従来の問題点を除去し、バッ
ファ記憶装置のブロック転送オーバヘッドを減少させて
計算機の性能向上を図ることにある。

〔発明の概要〕

本発明の要点とするところは、ブロック転送オーバヘッ
ドを減少させるために、１個のブロックをバッファ記憶
装置へ転送する通常のブロック転送の他に、例えば命令
の取出しアクセス要求に対してはｎ個のブロックをバッ
ファ記憶装置へ転送することを要求するリクエストを発
行し、このリクエストが発行とれた時にはアクセス・ア
ドレスにブロック長の２，３．・・・、ｎ倍を加算した
ｎ−１組のアドレスでもバッファ・アドレス・アレイを
探索することにより、１回のブロック転送で最大ｎ個の
ブロックを転送するものである。

〔発明の実施例〕

第２図は本発明に係るブロック転送制御方式の一実施例
のブロック図を示す。本実施例では、バッファ記憶装置
は第１図と同様に、カラム数は２５６でロウ数は２、１
個のブロック・サイズは１６バイトからなり、１個のブ
ロックを転送する通常のブロック転送の他に、命令取り
出し要求の場合には２個（ｎ−２の場合に相当）のブロ
ック（３２バイ１−）を１回のブロック転送制御で転送
することを要求するリクエストを発行するとしている。

第２図において、１０〜１３は第１図の３００に相当す
るバッファ・アドレス・アレイであるが、該アドレス・
アレイは２５６カラムのエントリ、イを偶数番目と奇数
番目の２つに分けて、０ロウの偶数番目のエン１−リイ
を集めたアドレス・アレイ部（ＢＤｏｏ）１０．１０つ
の同じく偶数番目のエントリイを集めたアドレス・アレ
イ部（Ｂｌ）０１．）１１、θロウの奇数番目のエン１
−リイを集めたアドレス・アレイ部（ＢＤＩＯ）１２．
１０つの同じく奇数番目のエン１〜リイを集めたアドレ
ス・アレイ部（ＢＤｌｌ）１３よりなる。このバッファ
・アドレス・アレイ構成に対し、バッファ記憶装置も同
様の構成をとることは云うまでもない。主記憶装置への
アクセス要求に対して、アドレス・アレイ部ｌＯ〜１３
を探索するためのアクセス・アドレスはアドレス・レジ
スタ１に保持される。アドレス・レジスタｌは３２ビツ
ト構成をとり、そのビット２０〜２７でカラムが指定と
れ、更に２７ビツト目が′″０″の場合、当該カラムは
偶数番目、１１１　Ｉ＋の場合は奇数番目を表わすこと
になる。

アドレス・アレイ部ｌＯ〜１３のそれぞれの出力は比較
部１４〜１７へ入力されている。同様に、アドレス・レ
ジスタｌの出力のうち、上位ビット０〜１９も比較器１
４〜１７へそれぞれ入力されてｔ）る。アドレス・レジ
スタ１のビット２０〜２６は各ロウの奇数番目のエント
リイを集めたアドレス・アレイ部１２゜１３のアドレス
付けに用いられ、同時に、該アドレス・レジスタ１のビ
ット２０〜２６と２７ビツトは加算器八人力されて加算
され、その出力は各ロウの偶数番目のエントリを集めた
アドレス・アレイ部１０゜１１のアドレス付けに用いら
れている。

前記４つの比較器１４〜１７は比較結果が不一致である
ときにオンになる信号（不一致信号）　１Ｂ、　１９゜
２０、２１をそれぞれ出力し、不一致信号１８と２０は
オアゲ−１〜２２へ入力され、同じく不一致信弓１９と
２１はオアゲー１へ２３へ入力されている。オアゲート
２２の出力（１号２４はバッファ・アドレス・アレイの
偶数番口のエン１〜リイでの探メ１結果、０ロウと１０
つの両方のバッファ記憶装置に所ｐ〃のデータがないこ
とを示すときにオンになり、オアゲー１−２３の出力信
−′；３２５はバッファ・アドレス・プレイの奇数番口
のエン１−リイでの探索結果、０ロウと１０つの両方の
バッファ記憶装置に所望のデータがないことを示すどき
にオンにする。信号２４と２５は共に制御５１１回路２
７へ入力されている。該制御回路２７にはアドレス・レ
ジスタ１の出力であるピッ１へ２７と２飼のフロック転
送を要求された時オンになる信号２Ｇも入力されている
。制御回路２７は、バッファ・アドレス・アレイの探索
結果、所望のデータがバッファ記憶装買にない時、信号
２５．２７の条件下で、１個のブロック転送を要求する
信号２８と２個のブロック転送を要求する信９２９のい
ずれか１方あるいは両方をオンどするものである。信号
２８．２９は主記憶装置へ送出されている。

次に第２図の動作を説明する。主記憶装置へのアクセス
要求が発生すると、そのアクセス・アドレスはバッファ
・アドレス・アレイを探索するためにアドレス・レジス
タ１ヘセッ１−される。同時に、命令の読出し、解読、
オペランドの読出し、実行を制御するマイクロプロクラ
ム等の手段により、信号２６がオフあるいはオンされて
制御回路２７へ入力される。こ−で、主記憶装置へのア
クセス要求として命令取り出しを考えると、前述の如く
、ブロック転送が発生した場合、転送されるブロック長
は大きい方が有利である。そこで本実施例では、命令取
り出し要求は２つのブロックを転送することを要求する
リクエストとして扱い、この場合には、マイクロプログ
ラム等の手段により信号２６をオンとする。一方、オペ
ランド・データの取り出し要求を考えると、前述の如く
、ブロック転送が発生した場合、転送とれるブロック長
は小さいほうが有利である。そこで、このオペランド・
データの取り出し要求は、１個のブロックを転送するこ
とを要求するリクエストとして扱う、この場合、マイタ
ロ・プログラム等の手段により信号２６はオフのま＼と
する。

バッファ・アドレス・アレイの各ロウの奇数番［１カラ
１１のエン１−リイを集めたアドレス・アレイ部１２，
１３は、）′ドレス・レジスタｌのピッ１−２０〜２Ｇ
でそのまＮアクセスさＡし、各ロウの偶数番目カラムの
エン１〜す・ｒを＜Ｉｓめたア１−レス・７１２４部１
０゜１１は、アドレス・レジスタ１のビット２０〜２６
とピッ１−２７か力１１算器５て加算とれた結果により
アクセスされる。例えば、アドレス・レジスタ１のピッ
１−２０〜２７が’００００１　］　１０”　（＝カラ
ム１４）の場合を考える。この場合、ｏｏｏｏ　１１＋
＋ｏ＝ｏ０００１１］となり、アドレス・アレイ部１０
゜１１は該”００００１１１’″でもってアクセス・ア
トｌメスの該当ブロックが存在するカラム１４　（偶数
）がアクセスされる。同時に、該アドレス・レジスタ１
のピノ１−２０〜２６の”００００１１］”はアドレス
・アレイ部１．２．１３にそのま＼入力され、アクセス
・アドレスの次のブロックが存在するカラム１５（奇数
）がアクセスされる。又、アドレス・レジスタ１のピッ
１−２０〜２７が”００００１１］１’″（カラム１４
）の場合を考える。この場合、アドレス・アレイ部１２
．１３はビット２０．２６の’０００１１１１”でもっ
てアクセス・アドレスの該当ブロックが存在するカラム
１５（奇数）がアクセスされる。

又、００００１］、ｉ＋１＝ＯＯＯ１０００となり、ア
ドレス・アレイ部１０．１１は、この場合”ｏｏ。

１０００”でアドレス伺けられるため、アクセス・アド
レスの次のブロックが存在するカラｌ、１６（偶数・）
がアクセスされる。

このようにして、アＩミレス・レジスタ１のピッ１−２
０〜２７で示されるカラムの内容が各ロウごとにアドレ
ス・アレイ部ｌＯ〜１３から読み出され、比較器１４〜
１７へそれンれ入力される。比較器１４〜１７は、それ
ぞれアドレス・アレイ部１０〜１３の出力とアドレス・
レジスタ１のビット１〜１９の出力とを比較し、不一致
の場合、信号１８〜２■をオンにする。信号１８と２０
はオアゲー１−２２で、信号１９と２１はオアゲー１へ
２３でそれぞれオアされ、オアゲート２２．２３の出力
信号２４．２５は制御回路２７へ入力される。該制御回
路２７には、信号２１！、　２５の他に、転送すべきブ
ロック長が１つであるか２つであるかを示す信号２６、
及び、アト１ノス・レジスタ１のピノ１−２７が入力さ
オしる。

第３図は制（至）回路２７の動作をまとめＣ示したもの
で、ｏ　”は信号２８と信号２９が共にオフ、１′″は
信号２８がオンで信号２９はオフ、２　”は信号２８と
信号２９が共にオンの場ａを表わしている。

はじめ、命令取り出し要求を想定し、ブロック転送が発
生した場合、主記憶装置に対して２個のブロック転送を
要求すべく信号２６はオンであるとする。この場合、制
御回路２７の動作によ；いて、例えばアドレス・レジス
タ１のビット２０〜２７が′００００１１１１”である
場合、ビット２７が１であるから、アドレス・ビット２
７＝１で２個のブロック転送を要求する信号２６がオン
であるどころは、比較結果信号２４と２５の値によって
次の４通りのケースがある。

第１は比較結果信号２４がオフで比較結果信号２５もオ
フのケースであり、値は０′″である。こ肛はアクセス
・アドレスと該アクセス・アドレスの次のブロックを示
すアドレスによるバッファ・アドレス・アレイの探索結
果が共にバッファ記憶装置に存在することを示し、ブロ
ック転送は不要となるため、主記憶装置へ送出される連
邦のブロック転送を要求する信号２８と２個のブロック
を要求する信号２９とは共にオフになる。

第２は比較結果信号２４がオフで比較結果信号２５がオ
ンのケースで、値は′１″であり、アクセス・アドレス
のブロックのみのブロック転送を主記憶装置へ送出する
ことを示す。すなわち、これはアクセス・アドレスによ
るバッファ・ア１−レス・アレイの探索結果はバッファ
記憶装置にないことを示しているが、該アクセス・アド
レスの次のブロックはバッファ記憶装置に存在している
ことを示しているので、信号２８をオンにして信号２９
をオフにすることにより、１個のブロックの転送要求を
主記憶装置へ送出する。

第３は比較結果′信号２４がオンで比較結果信号２５が
オフのケースであり、値は０′″を示す。これは、アク
セス・アドレスの次のブロックを示１アドレスによるバ
ッファ・アドレス・アレ・ｒの探索結果はバッファ記憶
装置へ存在しないことを示すが、当、ｉ亥アクセス・ア
ドレスのへソファ・アドレス・アレイ探索結果はバッフ
ァ記憶装置ノ＼存在することを示しているので、ブロッ
ク転送は不要であり、信号２８と２９はオフとなる。

第４は比較結果信号２４と２５が共にＡンのケースて、
１直ば”　２　”である。これは、アクセス・アドレス
と該アクセス・アドレスの次のブロックを示すアドレス
によるバッファ・アドレス・アＬ／イの探索♀−Ｉ果が
共にバッファ記憶装置にＵ白−しないことを示している
ので、２つのブロックを転送すること＆ｊｈ記憶装置へ
要求するために、通常のフロック転送を要求する信号２
８と２個のブロックを要求する信”；Ｅ’　２　！’］
　＆共にオンにする。

次にｊペラン１−・データの取り出し要求を想定し、ブ
ロック転送が発生した場合、ｊ：Ｔ’＋己億装置に勾し
て通常のブロック転送を要求すべく信号２Ｇはオフのま
＼であるとする。この場合、制御回路２７の動作におい
て、アドレス・レジスタ１のピント２０〜２７がやはり
”００００１１１１”である場合について考えると、ア
ドレス・ビット２７が１であるから、アドレス・ピッｌ
−２７＝１で（ｉ号２６がオフであるところは、やはり
比較結果信号２４と２５の値によって４通りのケースが
あるが、比較結果信号２４と２５が共にオンにであると
きを除いて、前述の（ｆＪ号２６をオンにした場合と同
しである。

比較結果信号２４と２５が共にオンになるケースは値が
ＩＩ　Ｉ　Ｈである。これは、アクセス・アドレスと該
アクセス・アドレスの次のブロックを示すアドレスによ
るバッファ・アドレス・アレイの探’Ｌｔ古果が共にバ
ッファ記憶装置へ存在しないことを示しているが、通常
のブロック転送を要求する信号２８をオンにし、２個の
ブロックを要求する信号２９はオフにすることて、１個
のブロックを転送する要求を主記憶装置へ送ることにな
る。

以上の制御により、ブロック転送時の転送するブロック
の個数を制御することができる。

本実施例によれば、命令取り出しのように分岐命令が出
現するまでは連続する領域を必要とする場合のブロック
転送は２個のブロックを転送することができるため、同
じブロックを２回に分けて転送する場合に比べて、ブロ
ック転送要求が主記憶装置ｌ＼送出してから主記憶装置
がデータをセラｌ−するまでのセラ１−アップ時間が１
回分少なくなるし、使用頻度の高い後続のブロックもバ
ッファ記憶装置へ取りこむことになるので、ＮＩＢＲも
小さくなる。また、少ないオペランド・データを取り出
す際のブロック転送は１個のブロックしか転送しないた
め、ブロック転送時間が小さくなる。

なお、実施例ではバッファ、・アドレス・アレイのエン
トリイを偶数番目のものと奇数番目のものの２つに分け
、ブロック転送の必要が生じた場合。

１個あるいは２個のブロックを転送することを要求する
りクエストを発行するとしたが、一般にバッファ記憶装
置とバッファ・アドレス・アレイを１１個に分け、隣り
合うカラムアドレスを異なるアレイに次々に割り付ける
（すなわち、インタリーブ方式で割り付ける）ことによ
り、最大ｔ１個のブロックをバッファ記憶装置へ転送す
ることを要求するリフニストの発行が可能である。また
、バッファ・アドレス・アレイに対するアクセスを工夫
することにより、インタリーブ方式によらなくとも同様
の機能を達成することが可能である。、更に、これまで
はブロック転送が発生した場合、命令取り出し要求では
転送されるブロック長を大きくし、オペランド・データ
の取り出し要求では小さくするとしたが、本発明はこれ
に限るものでないことは当然である。

〔発明の効果〕

本発明によれば、ブロック転送時の転送ブロック数を主
記憶装置へのアクセスの種類に応じて変えることでＮＩ
ＢＲとブロック転送時間を共に小さくすることができる
ため、バッファ記憶装置のブロック転送オーバヘッドが
減少し、計算機の性能を向上せしめる効果がある。

【図面の簡単な説明】

第１図は主記憶装置とバッファ記憶装置の関係を示す図
、第２図は本発明の一実施例のブロン、り図、第３図は
第２図における制御回路の動作を示す図である。 １・・・アドレス・レジスタ、５・・・加算器。 １０〜１３・・・バッファ・アドレス・アレイ部、１４
〜１７・・・比較器、　２２．２３・・・オアゲート。 ２７・・・制御回路。

Claims (2)

【特許請求の範囲】
1. （１）主記憶装置のデータをブロック単位に格納するバ
   ッファ記憶装置と、該バッファ記憶装置の格納単位であ
   るブロック位置に対応するエントリイを有し、前記バッ
   ファ記憶装置に格納されているデータの主記憶アドレス
   を格納するバッファ・アドレス・アレイとを具備し、主
   記憶装置に対するアクセス・アドレスで前記バッファ・
   アドレス・アレイを探索し、その結果、所望のデータが
   前記バッファ記憶装置にあれば該バッファ記憶装置より
   読み出すバッファ記憶方式の情報処理装置において、前
   記バッファ・アドレス・アレイを探索する時、前記アク
   セス・アドレスで示されるエントリイとそれに後続する
   １つあるいはそれ以上のエントリイを同時に探索する手
   段を設け、その探索結果、前記アクセス・アドレスとそ
   れに後続するアドレスのブロックがバッファ記憶装置に
   存在しない場合、前記アクセス・アドレスの示すブロッ
   クから連続する複数個のブロックを主記憶装置からバッ
   ファ記憶装置へ転送することを要求するリクエストを発
   することを特徴とするバッファ記憶装置のブロック転送
   制御方式。
2. （２）主記憶装置へのアクセス要求を複数の種類に分け
   、所定のアクセス要求に対してのみ、前記アクセス・ア
   ドレスとそれに後続するアドレスのブロックがバッファ
   記憶装置に存在しない場合、前記アクセス・アドレスの
   示すブロックから連続する複数個のブロックを主記憶装
   置からバッファ記憶装置へ転送することを要求するリク
   エストを発することを特徴とする特許請求の範囲第１項
   記載のバッファ記憶装置のブロック転送制御方式。