JPS60175143A - マイクロプログラム制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の為する技術分野 本発明は人容１゛メモリ上に記憶されたマイクロプログ
ラムをバッファメモリ上にロードし、このバッファメモ
リで実行するマイクロプログラム制御装部に関する。

従来技術 マイクロプログラムによシ制御される情報処理装置にお
いては、機能の多様化や性能向上のためにマイクロプロ
グラム容蓋が増大しつつある。一方、性能向上のために
はマシンサイクルの短縮や装置価格の低減なども散水さ
れ、むやみに制御メモリの谷蓋を増加できないという事
情にある。

この種の問題の解決策として特開昭５８−１１９０５２
号公報にバッファメモリを有する方式が提業されている
。従来、大容量メモリから筒速バッファメモリにマイク
ロプログラムをロードして実行するこの種の装置におい
ては、バッファメモリにロードする際のブロックの大き
さが固定であるために、本来ロードしたいマイクロプロ
グラムが極めて少ないにもかかわらす１ブロック分のマ
イクロプログラムをロードしなければならなかったり、
逆にロードしたいマイクロプログ２ムが称めて多い場合
にはブロックロード動作を（”３回も起動することによ
るロスが発生し、全体の処理性能を低下させるという欠
点がある。

発明の目的 本発明の目的は大容量メモリから高速バッファメモリに
ロードすべきブロック数を与えるブロック数テーブルを
設け、１回のブロックロード動作でロードすべきブロッ
クの数を可変にし、無駄のない最適化されたブロックロ
ード動作を婁玩するようにしたマイクロプログラム制御
装置を提供することにある。

発明の構成 本発明によるマイクロプログラム制御装置は、大容量メ
モリと、アドレスレジスタと、バッファメモリと、アド
レスアレイと、比較器と、ブロック数テーブルと、ロー
ド制御回路とから構成されている。

大容量メモリは一連のマイクロプログラムを記憶するも
のである。アドレスレジスタはマイクロ命令アドレスを
保持するものである。バッファメモリは大容量メモリに
記憶されたマイクロプログラムの一部を保持するもので
複数のブロックから構成されている。アドレスアレイは
バッファメモリの複数のブロックにそれぞれ対応したエ
ントリを有するものである。比較器はアドレスアレイの
出力とレジスタの内容の一部とを比較し、バッファメモ
リ上に実行すべきマイクロ命令が保持されているか否か
を確認するための回路である。ブロック数テーブルは大
容量メモリからバッファメモリへの１回のロード動作で
ロードすべきプロ、り数を与えるものである。ロード制
御回路はブロック数テーブルで指示されたブロック数分
のロード動作を制御１−るための回路である。

発明の実施例 次に本発明について一面を参照しなから詳細に説明′す
る。

本発明によるマイクロプログラム制御システムはアドレ
スレジスタ１と、バッファメモリ２と、アドレスアレイ
３と、比較器４と、ブロック数テーブル５と、大容量メ
モリ６と、ロード制御回路７とから構成されている。

本実施例におけるマイクロプログラムは６５，５３６ワ
ードの各員から成り、そのマイクロ命令アドレスは１６
ビツトから成るものである。

第１図を参照すると、レジスタ１は１６ピツトのマイク
ロ稲仝アドレスを保持するためのレジスタ、バッファメ
モリ２は４，０９６ワードの容ｉｔｋ有するメモリ、ア
ドレスアレイ３は２５６個のエントリを壱する素子であ
る。バッファメモリ２は１６ワード毎に２５６のブロッ
クに分割されておシ、各ブロックはアドレスアレイ３の
各エントリに対応している。バッファメモリ２にはレジ
スタ１のビット４〜１５がアドレス情報として与えられ
、アドレスアレイ３にはビット４〜１１がアドレス情報
として与えられている０７ドレスアレイ３の各エントリ
には、対応するバッファメモリ２のブロック内に保持さ
れているマイクロ命令のマイクロ命令アドレスのビット
０〜３が格納されている。

比較器４はレジスタｌのビット０〜３とアドレスアレイ
３の出力とを比較し、レジスタ１に保持されたマイクロ
命令アドレスに対応するマイクロ命令がパックアメモリ
２に保持されているか否かを検出する。ブロック数テー
ブル５はレジスタｌのビット０〜７を索引情報として使
用した２５６個の項目から構成されるブロック数テーフ
゛ルである。

大容量メモリ６は６５，５３６ワードのマイクロプログ
ラムを記憶する領域から構成されている。この大容量メ
モリ上に配憶されたマイクロプログラムブロックに分割
されている。この各グループはブロック数テーブル５の
各項目に対応しており、グループ内のマイクロ命令を大
容量メモリ６からバッファメモリ２ヘロードする際にロ
ードすべきブロックの数がブロック数テーブル５から与
えられる。ロード制御回路７は大容量メモリ６からバッ
ファメモリ２へのマイクロ命令のロード動作をブロック
単位に制御し、ブロック数テーブル５から与えられたブ
ロック数だけブロックロードを行なうよう制御するため
の回路である。

次に第１図に示す一実施例の動作を順を追って詳細に説
明する。まず、アドレスレジスタ１にマイクロ命令アド
レスがセットされると、該レジスタ１の内容に対応する
バッファメモリ２の１ワードが出力信号線１１に読出さ
れる。これとともに、レジスタｌの内容に対応するアド
レスアレイ３のにントリが出力信号線１２に読出され比
較器４においてレジスタ１のビットθ〜３と比軟される
。

もし、レジスタ１の内容に対応するマイクロ命令がバッ
ファメモリ２に保持されていれば、出力信号線１１が有
効化され、ロード制御回路７は起動されない。しかしな
がら、もし、対応するマイクロ命令がバッファメモリ２
上に保持されていなければ、出力信号ｆｗ１１は無効化
されるとともに、信号線１３を介してロード制御回路７
に対してブロックロード動作の起動がかけられる。この
とき同時にブロック数テーブル５から信号線１４にロー
ドすべきブロック数”Ｎ’（Ｎは１以上の整数）が読出
され、レジスタ１の出力ビット０〜１１とともにロード
制御回路７に供給される。ロード制御回路７はこれらの
情報を受け、レジスタ１の内容に対応するマイクロ命令
を含むブロックの先頭ワードから’１６ＸＮ”ワードを
順次大容量メモリ６から読出しバッファメモリの対応す
る番地に書込む。同時に、アドレスアレイ３の対応する
Ｎ個の工／トリに対して、レジスタ１のビットθ〜３に
保持されている内容を順次畳込む。以上の過程が終了す
ると、制御メモリ２の出力信号ＭＩ　ＩＫはレジスタＩ
Ｋ保持されたマイクロ命令アドレンに対応するマイクロ
命令が読出され、アドレスフレイ３の出力信号線１２に
はレジスタ１のピッ１０〜３と同じ内容が読出されるた
め、比較器４れバッファメモリ２に対応するマイクロ命
令が保ゼされていることを示し、出力僅号麿１１が有効
イ１さｎる。

発明の効果 本発明には、大容量メモリから高速バッフアノモリにロ
ードする際のマイクロ命令のワード数な可変にでき、無
駄のない最適化さｎたブロックロード動作を実現するこ
とで、情報処理装置の処草性能を高めるという効果があ
る。

【図面の簡単な説明】 第１図は本発明の一実施例を示す図である。 第１図において、１・・・・・・レジスタ、２・旧・・
バッファメモリ、３・・・・・・アドレスアレイ、４・
・・・・・比専器、訃・・・・・ブロック数テーブル、
６°°°・・°大容量ノ「

Claims (1)

1. 【特許請求の範囲】 マイクロプログラムを記憶するための大容量メモリと、 マイクロ命令アドレスを保持するためのアドレスレジス
   タと、 上記マイクロプログラムの一部をブロック単位に保持す
   るための複数ブロックからなるバッファメモリと、 前記バッファメモリの′４！赦ブロックのそれぞれに対
   応したエントリを有するアドレスアレイと、前記アドレ
   スレジスタに保持された内容の一部と前記アドレスアレ
   イの出力とを比較して前記バッファメモリ上に実行すべ
   きマイクロ命令が保持されているか否かを確認するため
   の比較器と、前記大答紮メモリから前記バッファメモリ
   へのＭｊｊ記マイクロ命令のロード動作に際して、その
   ロードすべきブロックの数を与えるブロック数テーブル
   と、 前記ブロック数テーブルを素側して得られるブロック数
   分の前記ロード動作を１つ又は複数のブロック単位に制
   御するためのロード制御回路とを含むことを特徴とする
   マイクロプログラム制御装置。