JPS6053896B2 - デ−タ処理装置のメモリシステム - Google Patents

Description

【発明の詳細な説明】 発明の背景 １発明の技術分野 本発明は、データ処理装置のメモリシステムに関し、ま
たさらに特定すれば、メモリの一部に記憶した所定の順
序の情報項目に同時にアクセスできる冗長メモリシステ
ムに関する。

２従来技術 冗長メモリを含むデータ処理システムは従来周知である
。

一般に冗長メモリは、誤り検出回路を組込むことにより
システムの信頼性を改善しようとするものである。この
ような回路によつて誤りを検出した場合、冗長メモリは
、記憶された情報項目の正しい値を決定するために使わ
れる。別のタイプの冗長メモリは、バッファメモリまた
はキャッシュメモリである。バッファまたはキャッシュ
メモリは、比較的低速の主メモリに記憶された情報項目
よりもずつと高速のアクセスが必要な情報項目を収納し
ている。バッファまたはキャッシュメモリを設けた多く
の場合、同じ情報項目が、バッファメモリと主メモリ両
方に記憶されている。冗長メモリシステムのこのような
従来技術による装備の場合、バッファメモリは、主メモ
リの一部に記憶した情報項目を再現しているだけであり
、かつ処理装置は、あたかも主メモリにアクセスするよ
うにバッファメモリにアクセスする。このような装備は
、主メモリの特定の部分に高速アクセスできるという利
点を提供するが、データ構造に関するバッファメモリの
組織は、主メモリの．ものとなにも違わない。スタック
を含むデータ処理システムも、バッファを含めて従来技
術において周知であり、それによソー種の冗長度が提供
される。

米国特許第３９０５０２３号明細書には、ポーランド記
法によるプーログラムコードストリングを処理するデー
タ処理システムが記載されている。プログラムの定数と
変数は、翻訳した場合、プログラムのスタック内の位置
を割当てられる。有利な実施例においてスタック装備は
スタックバッファを有し、それにより実際のスタックの
一部がＩＣメモリ位置に含まれていてもよい。このよう
なシステムのスタックバッファは、まだ主メモリに書込
まれていない情報項目を含んでいてもよく、また主メモ
リに常駐する情報項目のコピーを含んでいてもよい。ス
タックバッファによれば、スタックの一部は、中央処理
モジュール内の位置に保持することができ、それにより
中央処理装置のスタック操作に関して迅速なアクセスが
行われる。従来技術ではメモリ冗長度の種々の構成が周
知であるが、このような構成は、記憶された情報項目の
データ構造または組織を変えるものではない。

本発明以前には、初めのメモリのものとは異７なつた方
式でまたは特に有効なデータ構造またはアクセス規約を
なす方式で冗長メモリにおけるデータ読出しと書込みを
行うため、メモリのランダムアクセス組織を利用するメ
モリ冗長組織は存在していない。ノ発明の要約 簡単かつ一般的に述べれだ、本発明は、情報の連続項目
を記憶するスタックメモリと、同じ情報項目を同時アク
セス可能な項目の配列として記憶するスタックイメージ
メモリとを含むデータ処理装置のメモリシステムを提供
する。

有利な実施例ではスタックイメージメモリは、複数の個
別Ｒ．ＡＭ−１Ｃから構成されており、かつスタック動
作毎に、それぞれのメモリ回路内で同じ動作が行われる
。スタックに書込まれたデータ情報項目は、それぞれの
メモリ回路路にも書込まれる。スタック制御論理ユニッ
トとＲＡＭアドレス発生器は書込み動作を制御し、それ
により同じ情報項目をそれぞれのメモリ回路の適当なア
ドレス位置に書込むようにする。有利な実施例において
ＲＡＭアドレス発生器は、それぞれのメモリ回路の異な
つているが連続したアドレス位置に同じ情報項目を書込
むようにし、それにより垂直方向に並んだスタックの内
容（すなわちラストイン情報項目からファーストイン情
報項目へ）を、メモリ回路を水平に読出すことによりメ
モリ回路から同時に読出すことができるようになる。実
施例の説明 まず第１に第１図によれば、本発明を含むデータ処理シ
ステムの一部が、大幅に簡略化したプロツク図で示され
ている。

第１図に示された計算機アーキテクチヤは、ノイマン型
バス方式によるものであるが、図示したアーキテクチヤ
は本発明の１実施例にすぎず、かつ本発明がバスを用い
ないシステムとして、またはノイマン型に基くものでな
いシステムとして構成できることは明らかである。中央
処理ユニット（ＣＰＵ）１０は、プログラム制御による
順次方式で演算または論理動作を行うことができる通常
の機能ユニットをなすものである。

本実施例ではＣＰＵｌＯは、データバス１１、制御バス
１２およびアドレスバス１９に接続されている。データ
バス１１は、ＣＰＵｌＯからデータを供給できかつＣＰ
ＵｌＯへ命令とデータを供給できる双方向バスでもよい
。本発明によるスタックを含んだデータ処理システムに
おいては、ＣＰＵの命令群のうちいくらかのものは、゜
“ＰＵＳＨ゛（すなわちスタックへのデータ書込み）ま
たぱ“ＰＯＰ゛（すなわちスタックのトップからのデー
タ読出し）のようなスタック操作命令であるものとする
。しかし本発明は、利用者命令群がスタック操作命令を
含んでいなくとも、スタックを使用するマイクロプログ
ラム制御可能なシステムとして構成してもよいことに注
意する。スタック１３は、順次アクセス可能な項目をラ
ストイン●ファーストスタックの形にして、情報を記憶
するメモリである。

スタック１３は、計算機内に特殊レジスタ群とし構成し
てもよく、または主メモリの一部として構成してもよい
。スタック１３はデータバス１１に接続されており、ス
タック１３とのデータ転送はこのデータバスを介して行
われる。スタックの１つの利点は、データを組織化して
特定の順序のデータ項目にする手段を提供し、これら項
目が、ラストインファーストアウト方式でスタックから
データをホップするような所定の方式だけでアクセス可
であるということにある。このような組織化は、例えば
割込み処理を行う際効果的であり、その際種々のマシン
レジスタのデータは、スタックにブッシュされ、このよ
うなデータは割込み処理中にセーブされている。スタッ
クの欠点は、スタックのトップにないデータ項目に直接
アクセスできないということにある。本明によるハード
ウェア構成は、この欠点を除去しようとするものである
。スタック制御論理ユニット１４は、本発明において設
けられたようなスタック１３、メモリユニット１５，１
６，１７およびＲＡＭアドレス発生器の制御手段を提供
する。

スタック制御論理ユニット１４はスタック命令に応動し
、このスタック命令は、制御バス１２上の信号の適当な
組合わせによつて特定できる。スタック制御論理ユニッ
トは、スタック命令に応答して、到来データ項目をスタ
ックメモリ内に配置することができ、かつ新しく記憶す
るデータ項目がこの時スタックのトップになるように、
スタックに関するポインタを設定できる。同様にスタッ
クから情報を読出すべき場合、スタックのトップを表わ
すポインタに関するデータ項目は、データバスを介して
読出され、かつスタツクポインンタは、この時スタック
のトップにあると思われる次の記憶データ項目のメモリ
位置に進められる。ＲＡＭアドレス発生器１８は、スタ
ック制御論理ユニット１４に応答して、それぞれメモリ
ユニット１５，１６および１７に適当なアドレスを送出
する。

発生器１８は、例えばスタック制御論理ユニット１４か
らの読取り信号によつて動作するＰＲＯＭ−Ａと書込み
信号によつて動作するＰＲＯＭ−Ｂとから成る。２つの
ＰＲＯＭは、読取りを行うかまたは書込みを行うかに応
じて、メモリに異つたアドレスを送出する。

もちろんこの動作を行うため、その他の回路構成を利用
してもよい。メモリユニット１５，１６および１７は、
本発明において必要なメモリ冗長度を実現するため並列
動作・するほぼ同一構成のＲＡＭ回路にすると有利であ
る。有利な実施例においてそれぞれのユニット１５，１
６および１７は、単一１Ｃ部品によつて作られている。
簡単化のためメモリユニット１５，１６，１７は３つし
か示されていないが、ユニットの実際の数は、所定のシ
ステムまたは用途のため必要に応じて選定でき、かつほ
とんどの場合３つよりは多い。メモリユニット１５，１
６，１７は、スタック１３に書込まれた所定データ項目
を、同時にそれ）ぞれのメモリユニット１５，１６，１
７にも書込むという意味で並列動作する。

メモリユニット１５，１６，１７は、データバス１１と
制御バス１２に接続されているので、スタックブッシュ
、すなわち書込みの選択がＣＰＵから指定された場合、
メモリユニット１５，１６，１７に相当するそれぞれの
ＩＣのチップ選択ピンが起動され、現在データバス上に
あるデータが、メモリユニットに書込まれかつ記憶され
る。スタック１３と並列にメモリユニット１５，１６，
１７が動作した結果、スタック１３内にＡ，Ｂ，Ｃ，Ｄ
と称する情報項目を記憶した場合、情報項目Ａ，Ｂ，Ｃ
，Ｄは、ユニット１５，ユニット１６およびユニット１
７にも記憶される。

それぞれのメモリユニット１５，１６，１７内の情報項
目Ａ，Ｂ，Ｃ，Ｄのアドレスは、ＲＡＭアドレス発生器
１８によつて決定される。それぞれのメモリユニットに
対してアドレスは同じである必要はなく、かつシステム
または用途に応じて適当に選定すればよい。例えばメモ
リユニット１５内にはＡ，Ｂ，Ｃ，Ｄとして（低位のメ
モリ位置から高位のものへ）情報項目を記憶し、ユニッ
ト１６にはＢ，Ｃ，Ｄ，Ａ（低位から高位へ）として記
憶してもよい。メモリ冗長度とそれぞれのメモリユニッ
ト１５，１６，１７内に記憶した情報項目の同時アクセ
ス能力との組合わせにより、本発明の１つの基本的目的
が達せられる。ＲＡＭアドレス発生器１８から供給され
るＲＡＭアドレスを変えることによりメモリ毎にメモリ
アドレス配列を変えることができるので、利用者は、同
時にアクセスする方の情報に対して特定のタイプのデー
タ構造を指定できるようになり、これは、本発明の別の
基本的目的である。本発明の有利な応用の１つは、スタ
ックトラッカである。

本発明の最も一般的な形ではユニット１３は、任意のデ
ータ構造を有するメモリの一部である。１実施例におい
てユニット１３は、ラストイン●ファーストアウトスタ
ックのように明確なデータ構造を有する。

この時メモリユニット１５，１６，１７はスタックトラ
ッカとして動作ζし、すなわちスタック１３からホップ
したデータおよびブッシュしたデータの追跡を行うメモ
リとして動作する。次に第２図により本発明の動作例を
説明する。第２図によれば、本発明によるＲＡＭの配列
と・アドレス発生器の構成のいくらか詳細なブロック図
が示されている。

本発明によるスタックイメージメモリを形成するＲＡＭ
ｌ９，２Ｏ，２ｌ，２２が示されている。ＲＡＭｌ９，
２Ｏ，２ｌ，２２は、第１図のユニット１５，１６，１
７と同じであり、かつ単一のＩＣ部品である。それぞれ
の１Ｃメモリ１９，２０，２１，２２は、１つの書込み
線２３に接続された書込み入力端子ＷＥと１つの読出し
線２４に接続された読出し入力端子ＴＳＥＮを有する。

それぞれのメモリは、１つのデータ線２６に接続された
データ入力端子も有する。このように配置した結果、デ
ータ線２６から供給されたデータは、同時にそれぞれノ
のメモリに書込まれ、かつそれぞれの情報ないしデータ
項目は、それぞれのメモリに記憶さる。同じデータ項目
は、それぞれのメモリのなるべく同じ位置またはアドレ
スい記憶されるが、別の実施例ではアドレスは同じでな
くともよい。メモリアドレス発生器は複数の加算器２７
，２８，２９，３０から成る。

それぞれの加算器は、それぞれ１つのＲＡＭｌ９，２Ｏ
，２ｌ，２２に付属しており、かつ個別アドレス線３１
，３２，３３，３４によつてＲＡＭに接続されている。
それぞれの加算器の第１入力端子は、トラックカウンタ
に接続された４ビット入力端子から成る。それぞれの加
算器の第２入力端子は、小規模な論理回路に接続されて
いるか、またはその代りにプログラム可能ＲＯＭに接続
されている。適当なメモリアドレスの発生動作は、情報
がメモリに書込み中かまたはメモリから読出し中である
かに応じて制御できる。

本発明においては、メモリに含まれたデータの異なつた
構造ないし組織を実現するため、読取りと書込みに異な
つたアドレスが使われる。メモリにデータを書込む場合
、第１群のプログラム可能ＲＯＭを使用し、それにより
それぞれのＲＡＭに同じアドレスが供給される。

すなわちアドレスＡは、メモリ１９、メモリ２０、メモ
リ２１に供給され、以下同様である。メモリからデータ
を読出す場合、第２群のプログラム可能ＲＯＭを使用す
る。

読出し中にプログラム可能ＲＯＭを使用すれば、それぞ
れ１つのＲ，Ａｒ！４１９，２０，２１，２２に順序ア
ドレスを自動供給する技術が提供される。

プログラム可酢？０Ｍは、例えば読出し動作中に生じる
順序アドレスがそれぞれの連続したメモリに連続したア
ドレスを提供するようなプログラムを組むことができる
。従つてアドレスＡがメモリ１９に供給された場合、ア
ドレスＡ＋１がメモリ２０に、アドレスＡ＋２がメモリ
２１に、アドレスＡ＋３がメモリ２２に供給され、以下
同様である。同じデータがそれぞれのＲＡｒ！４に供給
されるので、全データの履歴がそれぞれのメモリ１９，
２０，２１，２２内に存在する。しかしこのようなデー
タは、それぞれのメモリ内に異なつた順序に組織化され
ている。すなわちデータは、書込まれた方式とは違う方
式でそれぞれのメモリから読出され、それにより利用者
は、どのメモリに記憶された方式よりも所定の用途に適
した方式でデータにアクセスできる。第３図は、４つの
同じＲＡＭユニット１９，２０，２１，２２にデータ項
目をどのように記憶できるかを示している。

第３図は、メモリ１９，２０，２１，２２の内容を極め
て概略的に示している。それぞれのメモリ１９，２０，
２１，２２は、列として示されており、データは、列内
に示したそれぞれのアドレス（アドレス０からアドレス
７まで）のところに記憶されている。

従つてＳ２は、それぞれのメモリ１９，２０，２１，２
２のアドレス０のところに記憶されたデータ項目を表わ
している。同様にＳ３は、それぞれのメモリ１９，２０
，２１，２２のアドレス１のところに記憶された別のデ
ータ項目を表わし、以下同様である。第３図に示すデー
タ配列は、第２図のスタックトラッカの実施例のもので
あり、ここでデータ項目Ｓ２−Ｓ１は、それぞれデータ
項目Ｓｉ（１＝２，・・，１１）に対してすべて同じア
ドレスでメモリ１９，２２内に書込まれている。データ
再構成のためメモリ１９〜２２の読出しの際、それぞれ
のメモリ１９〜２２のアドレスは、順に増加する。

第３図のこの例ではこの順序は、Ｓｉを通る斜線で示す
ようにＯから３になつている。この順序は、データを並
列に読出す順番であり、すなわちＳ５，Ｓ４，Ｓ３，Ｓ
２である。第２図の説明によれば、それぞれのメリ１９
〜２２はそれぞれの出力端子３９〜４２を有する。これ
らそれぞれの出力端子３９〜４２は、それぞれレジスタ
３８のレジスタ部分４３〜４６に接続されている。それ
故にレジスタ３８は、４ワード幅のものであり、かつそ
れぞれのメモ１９〜２２からデータを同時に受取り、記
憶しかつ後続処理に使用する。第３図の例によれば、デ
ータ項目Ｓ２がメモリ１９から取出され、メモリ２０か
らはデータ項目Ｓ３が読出され、メモリ２１からはデー
タ項目Ｓ４が読出され、かつメモリ２２からはデータ項
目■が読出される。

従つてデータ項目Ｓ２がレジスタ部分４３に、データ項
目Ｓ３がレジスタ部分４４に、データ項目Ｓ４がレジス
タ部分４５に、かつデータ項目Ｓ５がレジスタ部分４６
にそれぞれロードされる。実際にはレジスタ３８は、個
々のデータ項目を鎖状につなぎ合わせ、１つのレジスタ
ワードを構成する。レジスタ３８はバスに接続されてお
り、部分Ｓ２，Ｓ３，Ｓ４，Ｓ５から成るデータワード
をバスに転送し、かつシステムによる後続の処理に使用
できるようにする。

メモリ１９〜２２の対角線状読出しの作用は、順次方式
でスタックに記憶されたデータを、並列読出しし、レジ
スタ３８内に配置し、かつシステムで処理するためバス
に転送することができるようにする点にある。もちろメ
モリ１９〜２２の対角線状読出しは、形成できかつレジ
スタ３８にロードできるデータ構造の１例にすぎない。
１つのレジスタ３８を有する上記システムは、システム
の１つの簡単な構成例にすぎない。レジスタ１３９のよ
うなその他のレジスタを使用して、メモｌ川９〜２２の
出力に基いて形成可能なワード組合せの数をさらに増加
してもよい。レジｌスタ１３９はＳ。／′＜スおよびＳ
１バスにも接続されているので、メモリ１９〜２２のデ
ータ項目Ｓ２等に、データ項目Ｓ。とＳ１を加えること
もできる。以上のようにデータ処理装置に使用する独特
のメモリ装置について説明し、基本的な目的と特徴・を
指摘したが、特定の構造は、説明のため例示したにすぎ
ない。それ故に当業者にとつて図示した実施例の変形は
容易であるが、この説明の範囲にあるこのようなあらゆ
る変形は、同様に本発明の権利範囲に属するものである
。実施例に限定の意′味はなく、本発明の権利範囲は特
許請求の範囲によつて規定されるものである。

【図面の簡単な説明】

第１図は、本発明の第１の実施例を示す簡単なブロック
図、第２図は、本発明によるＲＡＭとアドレス発生器の
配列を示すブロック図、第３図は、ＲＡＭ内に記憶され
たデータ項目の配置を説明する図である。 １０・・・・・・中央処理ユニット、１１・・・・・・
データバス、１２・・・・・制御バス、１３・ ・・ス
タック、１４・・スタック制御論理ユニット、１５，１
６，１７・・・・・ＲＡＭｌｌ８・・・・ＲＡＭアドレ
ス発生器、１９１ＩＩ●アドレスバス。

Claims (1)

1. 【特許請求の範囲】 １ スタック動作を実行するオペランドを受取る入力端
   子と出力端子とを有する論理機能ユニツ１０、この論理
   機能ユニットの出力端子に接続されたデータバス手段１
   １、データバス手段に接続されておりかつ順にアクセス
   可能な項目のスタックの形でデータバス手段上の連続情
   報項目を記憶するスタックメモリ手段１３、およびデー
   タバス手段に接続されておりかつ同時アクセス可能な項
   目の配列の形で連続情報項目を記憶するスタックイメー
   ジメモリ手段（ＲＡＭ１５、１６、１７）が設けられて
   おり、これらスタックイメージメモリ手段は、実質的に
   同一の複数のＲＡＭ回路から成り、またそれぞれのＲＡ
   Ｍ回路に接続されておりかつそれぞれの情報項目を記憶
   するためそれぞれのＲＡＭ回路にそれぞれのアドレスを
   供給するメモリアドレス手段１８が設けられていること
   を特徴とする、スタックを有するデータ処理装置のメモ
   リシステム。 ２ スタックメモリ手段が、ラストイン、ファーストア
   ウトスタック（ＬＩ−ＦＯスタック）から成る、特許請
   求の範囲第１項記載のシステム。 ３ スタックメモリ手段に記憶されたそれぞれの情報項
   目は、それぞれ１つのＲＡＭ回路にも記憶される、特許
   請求の範囲第１項記載のシステム。 ４ 複数のＲＡＭ回路が個々の集積回路（ＩＣ）から成
   る、特許請求の範囲第１項記載のシステム。 ５ メモリアドレス手段が書込みモードと読出しモード
   を有し、書込みモードと読出しモードの際ＲＡＭ回路に
   、それぞれ異なつたアドレスが供給される、特許請求の
   範囲第１項記載のシステム。 ６ 書込みモードの際、それぞれのＲＡＭ回路に同じア
   ドレスが供給される、特許請求の範囲第５項記載のシス
   テム。 ７ 読出しモードの際、それぞれのＲＡＭ回路に供給さ
   れるそれぞれのアドレスが相違している、特許請求の範
   囲第５項記載のシステム。 ８ それぞれのＲＡＭ回路用のそれぞれのアドレスが連
   続アドレスである、特許請求の範囲第７項記載のシステ
   ム。 ９ メモリアドレス手段が、それぞれのＲＡＭ回路用の
   それぞれのアドレスを自動的に発生する複数の読出し専
   用メモリ（ＲＯＭ）から成る、特許請求の範囲第１項記
   載のシステム。 １０ それぞれのＲＡＭ回路の出力端子にはレジスタ手
   段３８が接続されている、特許請求の範囲第１項記載の
   システム。 １１ レジスタ手段が複数の隣接レジスタ部分を有し、
   これらそれぞれのレジスタ部分が、対応する１つのＲＡ
   Ｍ回路に接続されており、ジスタ手段が、それぞれのＲ
   ＡＭユニットの同時データ出力端子から単一のレジスタ
   ワードを形成する、特許請求の範囲第１０項記載のシス
   テム。