JP3259732B2 - レジスタファイル回路 - Google Patents
レジスタファイル回路Info
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- JP3259732B2 JP3259732B2 JP28100291A JP28100291A JP3259732B2 JP 3259732 B2 JP3259732 B2 JP 3259732B2 JP 28100291 A JP28100291 A JP 28100291A JP 28100291 A JP28100291 A JP 28100291A JP 3259732 B2 JP3259732 B2 JP 3259732B2
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- Japan
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Description
【０００１】
【産業上の利用分野】本発明は、複数の読み出しポート
および、複数のワード数のレジスタを仕様規定上必要と
する演算処理装置におけるレジスタファイル回路に関す
る。
および、複数のワード数のレジスタを仕様規定上必要と
する演算処理装置におけるレジスタファイル回路に関す
る。
【０００２】
【従来の技術】従来、この種のいわゆるマルチポートレ
ジスタファイル回路は、実装されている全ワードについ
て、そのレジスタファイル回路に接続される演算器の入
出力を同時に賄うことができるだけの読み出し、書き込
みポートを備えている。この構成のレジスタファイルの
例を図２に示す。
ジスタファイル回路は、実装されている全ワードについ
て、そのレジスタファイル回路に接続される演算器の入
出力を同時に賄うことができるだけの読み出し、書き込
みポートを備えている。この構成のレジスタファイルの
例を図２に示す。
【０００３】２０１は、レジスタファイルであり、２０
２1 ，２０２2 ，〜，２０２n はレジスタファイル２０
１に接続されるｎ個の演算器を示している。これらの演
算器には各々２入力オペランドデータ２０５がレジスタ
ファイル２０１から供給され、演算器から出力オペラン
ドデータ２０６がレジスタファイル２０１に供給され
る。
２1 ，２０２2 ，〜，２０２n はレジスタファイル２０
１に接続されるｎ個の演算器を示している。これらの演
算器には各々２入力オペランドデータ２０５がレジスタ
ファイル２０１から供給され、演算器から出力オペラン
ドデータ２０６がレジスタファイル２０１に供給され
る。
【０００４】この場合、レジスタファイル２０１は、２
ｎ個の読み出しポートと、ｎ個の書き込みポートとを備
えることが必要となる。また、必要なアドレスデコーダ
２１１1 ，２１１2 ，〜，２１１3nおよびアドレスレジ
スタ２１３1 ，２１３2 ，〜，２１３3nの数はそれぞれ
３ｎ個となる。
ｎ個の読み出しポートと、ｎ個の書き込みポートとを備
えることが必要となる。また、必要なアドレスデコーダ
２１１1 ，２１１2 ，〜，２１１3nおよびアドレスレジ
スタ２１３1 ，２１３2 ，〜，２１３3nの数はそれぞれ
３ｎ個となる。
【０００５】
【発明が解決しようとする課題】上述した従来のレジス
タファイル回路は、並列に接続される演算器の数が増え
るに従い、その入力オペランドの供給および出力オペラ
ンドの格納のためにレジスタファイルの読み出しポート
および書き込みポートの数を増加させなければならず、
レジスタセル単体の構成も複雑になり、面積が大きくな
るという問題点がある。
タファイル回路は、並列に接続される演算器の数が増え
るに従い、その入力オペランドの供給および出力オペラ
ンドの格納のためにレジスタファイルの読み出しポート
および書き込みポートの数を増加させなければならず、
レジスタセル単体の構成も複雑になり、面積が大きくな
るという問題点がある。
【０００６】特に、機能仕様上、オペランドとして、指
定可能なレジスタのワード数が、多い場合、レジスタの
全ワードを同一の多重・読み出し・書き込み可能な構造
とするとハードウェア規模・占有面積が大きくなる。ま
たそれに伴ない回路の遅延も大きくなるという問題点も
ある。
定可能なレジスタのワード数が、多い場合、レジスタの
全ワードを同一の多重・読み出し・書き込み可能な構造
とするとハードウェア規模・占有面積が大きくなる。ま
たそれに伴ない回路の遅延も大きくなるという問題点も
ある。
【０００７】本発明は上記問題点に鑑み、接続される演
算器の数が増えても、個々のレジスタファイルのポート
数を増加させず、できるだけ小規模のハードウェアで対
応可能なレジスタファイル回路を提供することを目的と
する。
算器の数が増えても、個々のレジスタファイルのポート
数を増加させず、できるだけ小規模のハードウェアで対
応可能なレジスタファイル回路を提供することを目的と
する。
【０００８】
【課題を解決するための手段】本発明のレジスタファイ
ル回路は、複数の読み出しポート及び、複数のワード数
のレジスタを仕様規定上必要とする演算処理装置であっ
て、仕様規定上のワード数を有するが、読み出しポート
数が仕様規定に満たない第１のレジスタファイルと、第
１のレジスタファイルより少ないワード数を有し、第１
のレジスタファイルの読み出しポート数が当該処理装置
の仕様規定に不足する不足分を補う数の読み出しポート
を有し、第１のレジスタファイルの任意のワードの内容
の写しを格納できる第２のレジスタファイルとを有す
る。
ル回路は、複数の読み出しポート及び、複数のワード数
のレジスタを仕様規定上必要とする演算処理装置であっ
て、仕様規定上のワード数を有するが、読み出しポート
数が仕様規定に満たない第１のレジスタファイルと、第
１のレジスタファイルより少ないワード数を有し、第１
のレジスタファイルの読み出しポート数が当該処理装置
の仕様規定に不足する不足分を補う数の読み出しポート
を有し、第１のレジスタファイルの任意のワードの内容
の写しを格納できる第２のレジスタファイルとを有す
る。
【０００９】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明のレジスタファイル回路の一
実施例を示すブロック図である。本実施例においては、
説明を簡略にするため、レジスタ回路には３オペランド
をとる演算回路を２個のみ接続している。
て説明する。図１は本発明のレジスタファイル回路の一
実施例を示すブロック図である。本実施例においては、
説明を簡略にするため、レジスタ回路には３オペランド
をとる演算回路を２個のみ接続している。
【００１０】１０１は装置の仕様規定上のレジスタの全
ワード数を有するレジスタファイルである。２個の演算
器は、２入力、１出力の３オペランド構成のものである
から、仕様上従来技術であれば、レジスタファイルには
読み出し用の４ポート、書き込み用の２ポートが必要で
ある。しかし、本実施例のレジスタファイル１０１は２
個の読み出しポート、２個の書き込みポートのみを有す
るものである（ワード数は、例えば１２８ワード程度と
する）。１０２はレジスタファイル１０１よりも少ない
ワード数（例えば１６ワード程度）で、読み出しポート
を２個書き込みポートを２個有するレジスタファイルで
ある。１０３，１０４は、上記レジスタファイルに接続
される２入力１出力の３オペランドの演算器である。１
４１，１４２，１４４，１４５は、各々レジスタファイ
ルからの読み出しデータを保持するリードデータレジス
タであり、１４３，１４６はレジスタファイルへの書き
込みデータを保持するライトデータレジスタである。
ワード数を有するレジスタファイルである。２個の演算
器は、２入力、１出力の３オペランド構成のものである
から、仕様上従来技術であれば、レジスタファイルには
読み出し用の４ポート、書き込み用の２ポートが必要で
ある。しかし、本実施例のレジスタファイル１０１は２
個の読み出しポート、２個の書き込みポートのみを有す
るものである（ワード数は、例えば１２８ワード程度と
する）。１０２はレジスタファイル１０１よりも少ない
ワード数（例えば１６ワード程度）で、読み出しポート
を２個書き込みポートを２個有するレジスタファイルで
ある。１０３，１０４は、上記レジスタファイルに接続
される２入力１出力の３オペランドの演算器である。１
４１，１４２，１４４，１４５は、各々レジスタファイ
ルからの読み出しデータを保持するリードデータレジス
タであり、１４３，１４６はレジスタファイルへの書き
込みデータを保持するライトデータレジスタである。
【００１１】また、１１５，１１６は、書き込みポート
アドレスを保持するアドレスレジスタであり、１１１，
１１２はレジスタファイル１０１用のアドレスデコーダ
である。１１７，１１８は、各演算器１０３，１０４の
入力第１オペランドのポートアドレスを保持するアドレ
スレジスタであり、１１３，１１４は上述のものと同じ
くアドレスデコーダである。１１９，１２０は、各演算
器の入力第２オペランドのポートアドレスを保持するア
ドレスレジスタであり、通常、ポートアドレスはレジス
タファイル１０２のワード選択回路１３１，１３２に供
給されている。レジスタファイル１０２のワード選択回
路１３１，１３２は、連想記憶回路を用いており、最近
アクセスされたアドレスの内容を保持している。レジス
タファイル１０２への書き込み時には、アドレスレジス
タ１１５，１１６の内容がワード選択回路１３１，１３
２の連想記憶に書き込まれるようになっており、レジス
タファイル１０２は、レジスタファイル１０１のワード
アドレスとその内容をペアで保持するバッファとしての
機能を持つことになる。
アドレスを保持するアドレスレジスタであり、１１１，
１１２はレジスタファイル１０１用のアドレスデコーダ
である。１１７，１１８は、各演算器１０３，１０４の
入力第１オペランドのポートアドレスを保持するアドレ
スレジスタであり、１１３，１１４は上述のものと同じ
くアドレスデコーダである。１１９，１２０は、各演算
器の入力第２オペランドのポートアドレスを保持するア
ドレスレジスタであり、通常、ポートアドレスはレジス
タファイル１０２のワード選択回路１３１，１３２に供
給されている。レジスタファイル１０２のワード選択回
路１３１，１３２は、連想記憶回路を用いており、最近
アクセスされたアドレスの内容を保持している。レジス
タファイル１０２への書き込み時には、アドレスレジス
タ１１５，１１６の内容がワード選択回路１３１，１３
２の連想記憶に書き込まれるようになっており、レジス
タファイル１０２は、レジスタファイル１０１のワード
アドレスとその内容をペアで保持するバッファとしての
機能を持つことになる。
【００１２】読み出し動作時には、アドレスレジスタ１
１５〜１１８に与えられたアドレスにより、レジスタフ
ァイル１０１，１０２の内容が読み出され、読み出しデ
ータは各リードデータレジスタ１４１，１４２，１４
４，１４５にセットされる。この際、レジスタファイル
１０２には該当するワードの内容が格納されていないこ
とが発生するため、この場合には、マシンサイクルを停
止し、セレクタ１２１または１２２を切り換え、アドレ
スレジスタ１１９または１２０のアドレスでレジスタフ
ァイル１０１を読み出し、その内容を、セレクタ１４７
または１４８を切り換えて、リードデータレジスタ１４
２または１４５にセットし、処理を再開する。また、同
時に読み出した内容をセレクタ１４９または１５０を切
り換えて、アドレスレジスタ１１９または１２０のアド
レス値と伴にレジスタファイル１０２、ワード選択回路
１３１または１３２の連想記憶に格納する。
１５〜１１８に与えられたアドレスにより、レジスタフ
ァイル１０１，１０２の内容が読み出され、読み出しデ
ータは各リードデータレジスタ１４１，１４２，１４
４，１４５にセットされる。この際、レジスタファイル
１０２には該当するワードの内容が格納されていないこ
とが発生するため、この場合には、マシンサイクルを停
止し、セレクタ１２１または１２２を切り換え、アドレ
スレジスタ１１９または１２０のアドレスでレジスタフ
ァイル１０１を読み出し、その内容を、セレクタ１４７
または１４８を切り換えて、リードデータレジスタ１４
２または１４５にセットし、処理を再開する。また、同
時に読み出した内容をセレクタ１４９または１５０を切
り換えて、アドレスレジスタ１１９または１２０のアド
レス値と伴にレジスタファイル１０２、ワード選択回路
１３１または１３２の連想記憶に格納する。
【００１３】このように、読み出すべきデータがレジス
タファイル１０２に存在しない場合、装置のサイクルが
停止するが、一般には、演算処理の局所性により、レジ
スタファイル１０２が適当なワード数を有していれば、
停止する瀕度は、それ程高くはならない。すなわちレジ
スタファイル１０２は、レジスタファイル１０１に対し
キャッシュとしての役割を有している。
タファイル１０２に存在しない場合、装置のサイクルが
停止するが、一般には、演算処理の局所性により、レジ
スタファイル１０２が適当なワード数を有していれば、
停止する瀕度は、それ程高くはならない。すなわちレジ
スタファイル１０２は、レジスタファイル１０１に対し
キャッシュとしての役割を有している。
【００１４】
【発明の効果】以上説明したように、本発明は、多ワー
ドのマルチポートのレジスタファイルを必要とする演算
処理装置において、仕様上必要な読出しポート数を有し
ていないが、仕様上のワード数を有する第１のレジスタ
ファイルと、それより少ないワード数を有し、前述のレ
ジスタファイルの写しを有するバッファとして動作する
第２のレジスタファイルとを併用することにより、単一
のレジスタファイルで、仕様上のワード数，読み出しポ
ート数を有するものを用いるよりも、ハードウェア規模
を小さく抑えることができるという効果を有する。
ドのマルチポートのレジスタファイルを必要とする演算
処理装置において、仕様上必要な読出しポート数を有し
ていないが、仕様上のワード数を有する第１のレジスタ
ファイルと、それより少ないワード数を有し、前述のレ
ジスタファイルの写しを有するバッファとして動作する
第２のレジスタファイルとを併用することにより、単一
のレジスタファイルで、仕様上のワード数，読み出しポ
ート数を有するものを用いるよりも、ハードウェア規模
を小さく抑えることができるという効果を有する。
【図面の簡単な説明】
【図１】本発明のレジスタファイル回路の一実施例を示
すブロック図である。
すブロック図である。
【図２】従来例を示すブロック図である。
１０１，１０２ レジスタファイル １０３，１０４ 演算器 １１１，１１２，１１３，１１４ アドレスデコーダ １１５，１１６，１１７，１１８，１１９，１２０
アドレスレジスタ １２１，１２２，１４７，１４８，１４９，１５０
セレクタ １３１，１３２ ワード選択回路 １４１，１４２，１４４，１４５ リードデータレジ
スタ １４３，１４６ ライトデータレジスタ
アドレスレジスタ １２１，１２２，１４７，１４８，１４９，１５０
セレクタ １３１，１３２ ワード選択回路 １４１，１４２，１４４，１４５ リードデータレジ
スタ １４３，１４６ ライトデータレジスタ
Claims (1)
- 【請求項１】 複数の読み出しポート及び、複数のワー
ド数のレジスタを仕様規定上必要とする演算処理装置に
おいて、 仕様規定上のワード数を有するが、読み出しポート数が
仕様規定に満たない第１のレジスタファイルと、 第１のレジスタファイルより少ないワード数を有し、第
１のレジスタファイルの読み出しポート数が当該処理装
置の仕様規定に不足する不足分を補う数の読み出しポー
トを有し、第１のレジスタファイルの任意のワードの内
容の写しを格納できる第２のレジスタファイルとを有す
ることを特徴とするレジスタファイル回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28100291A JP3259732B2 (ja) | 1991-10-28 | 1991-10-28 | レジスタファイル回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28100291A JP3259732B2 (ja) | 1991-10-28 | 1991-10-28 | レジスタファイル回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05119963A JPH05119963A (ja) | 1993-05-18 |
| JP3259732B2 true JP3259732B2 (ja) | 2002-02-25 |
Family
ID=17632905
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28100291A Expired - Fee Related JP3259732B2 (ja) | 1991-10-28 | 1991-10-28 | レジスタファイル回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3259732B2 (ja) |
-
1991
- 1991-10-28 JP JP28100291A patent/JP3259732B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05119963A (ja) | 1993-05-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |