JP2514473B2 - 並列処理装置 - Google Patents
並列処理装置Info
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- JP2514473B2 JP2514473B2 JP1550291A JP1550291A JP2514473B2 JP 2514473 B2 JP2514473 B2 JP 2514473B2 JP 1550291 A JP1550291 A JP 1550291A JP 1550291 A JP1550291 A JP 1550291A JP 2514473 B2 JP2514473 B2 JP 2514473B2
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Description
【０００１】
【産業上の利用分野】この発明は例えばベクタ演算を高
速に実行するための専用プロセッサや画像及び音声を実
時間処理するデジタルシグナルプロセッサ（ＤＳＰ）に
適用され、演算回路と、その演算回路に演算の対象とな
るデータを供給し、演算結果を格納するために用いられ
る多バンクに分割された２ポートメモリとを有し、外部
入力データバス及び外部出力データバスに接続され、並
列に動作する複数のデータプロセッシングユニットを用
いてデータを処理する並列処理装置に関する。
速に実行するための専用プロセッサや画像及び音声を実
時間処理するデジタルシグナルプロセッサ（ＤＳＰ）に
適用され、演算回路と、その演算回路に演算の対象とな
るデータを供給し、演算結果を格納するために用いられ
る多バンクに分割された２ポートメモリとを有し、外部
入力データバス及び外部出力データバスに接続され、並
列に動作する複数のデータプロセッシングユニットを用
いてデータを処理する並列処理装置に関する。
【０００２】
【従来の技術】図２に従来の並列処理装置を示す。デー
タプロセッシングユニット１１1 〜１１n は外部入力デ
ータバス１２及び外部出力データバス１３に並列に接続
されている。各データプロセッシングユニット１１1 〜
１１n はそれぞれ２入力１４，１５、１出力１６をもつ
演算回路１７と、２組のランダムアクセスポートを有
し、その一方は読み／書きポートＲ／Ｗである２ポート
メモリ（ＲＡＭ）１８，１９とを備えている。演算回路
１７の出力データと外部入力データバス１２のデータと
の一方がセレクタ２１で選択されて２ポートメモリ１８
の一方のポートＲ／Ｗに供給され、また演算回路１７の
出力データと外部入力データバス１２のデータとの一方
がセレクタ２２で選択されて２ポートメモリ１９の一方
のポートＲ／Ｗに供給される。２ポートメモリ１８，１
９の各他方のポート１２から読み出されたデータはそれ
ぞれ演算回路１７の入力１４，１５へ供給されると共に
その一方がセレクタ２３で選択されて外部出力データバ
ス１３へ供給される。
タプロセッシングユニット１１1 〜１１n は外部入力デ
ータバス１２及び外部出力データバス１３に並列に接続
されている。各データプロセッシングユニット１１1 〜
１１n はそれぞれ２入力１４，１５、１出力１６をもつ
演算回路１７と、２組のランダムアクセスポートを有
し、その一方は読み／書きポートＲ／Ｗである２ポート
メモリ（ＲＡＭ）１８，１９とを備えている。演算回路
１７の出力データと外部入力データバス１２のデータと
の一方がセレクタ２１で選択されて２ポートメモリ１８
の一方のポートＲ／Ｗに供給され、また演算回路１７の
出力データと外部入力データバス１２のデータとの一方
がセレクタ２２で選択されて２ポートメモリ１９の一方
のポートＲ／Ｗに供給される。２ポートメモリ１８，１
９の各他方のポート１２から読み出されたデータはそれ
ぞれ演算回路１７の入力１４，１５へ供給されると共に
その一方がセレクタ２３で選択されて外部出力データバ
ス１３へ供給される。
【０００３】各データプロセッシングユニット内で、２
ポートメモリ１８，１９からそれぞれ読み出したデータ
Ａi ，Ｂi をポートＲから演算回路１７の入力１４，１
５へ供給して演算回路１７内でＺi ＝Ａi ＊Ｂi （＊：
任意の演算）を行い、その演算結果Ｚi を２ポートメモ
リ１８，１９の一方に、そのポートＲ／Ｗを通じて書き
込むことを１タイムスロット内で行う。つまりデータＡ
i ，Ｂi ，Ｚi に対する各アドレスを同時に指定するア
ドレス演算を連続的に行うことができる。また例えば２
ポートメモリ１８，１９から同時に読み出したデータに
ついて演算回路１７で演算し、演算回路１７の出力デー
タをメモリ１８に書き込むと同時に、２ポートメモリ１
９に外部入力データバス１２からのデータを書き込むこ
とが可能であり、そのメモリ１９への書き込みが終了す
ると、同時に、メモリ１９に書き込まれた新しいデータ
とメモリ１８内のデータとによるベクタ演算を可能とし
ている（例１）。
ポートメモリ１８，１９からそれぞれ読み出したデータ
Ａi ，Ｂi をポートＲから演算回路１７の入力１４，１
５へ供給して演算回路１７内でＺi ＝Ａi ＊Ｂi （＊：
任意の演算）を行い、その演算結果Ｚi を２ポートメモ
リ１８，１９の一方に、そのポートＲ／Ｗを通じて書き
込むことを１タイムスロット内で行う。つまりデータＡ
i ，Ｂi ，Ｚi に対する各アドレスを同時に指定するア
ドレス演算を連続的に行うことができる。また例えば２
ポートメモリ１８，１９から同時に読み出したデータに
ついて演算回路１７で演算し、演算回路１７の出力デー
タをメモリ１８に書き込むと同時に、２ポートメモリ１
９に外部入力データバス１２からのデータを書き込むこ
とが可能であり、そのメモリ１９への書き込みが終了す
ると、同時に、メモリ１９に書き込まれた新しいデータ
とメモリ１８内のデータとによるベクタ演算を可能とし
ている（例１）。
【０００４】あるいは最初のステップでメモリ１８，１
９の各データをそのポートＲから読み出して演算回路１
７へ送出し、その演算結果をメモリ１８のポートＲ／Ｗ
を通じて書き込む動作と並行して、メモリ１９のポート
Ｒ／Ｗから読み出したデータを外部出力データバス１３
へ出力する。次のステップで逆にメモリ１８，１９から
読み出したデータを演算回路１７で演算し、その結果を
メモリ１９へ書き込むのと並行してメモリ１８のポート
Ｒ／Ｗから読み出したデータを外部出力データバス１３
へ出力する。これを繰り返すことによりメモリ１８，１
９の役割をパイプライン状に切り替えたオーバヘッドの
ない処理を可能としている（例２）。
９の各データをそのポートＲから読み出して演算回路１
７へ送出し、その演算結果をメモリ１８のポートＲ／Ｗ
を通じて書き込む動作と並行して、メモリ１９のポート
Ｒ／Ｗから読み出したデータを外部出力データバス１３
へ出力する。次のステップで逆にメモリ１８，１９から
読み出したデータを演算回路１７で演算し、その結果を
メモリ１９へ書き込むのと並行してメモリ１８のポート
Ｒ／Ｗから読み出したデータを外部出力データバス１３
へ出力する。これを繰り返すことによりメモリ１８，１
９の役割をパイプライン状に切り替えたオーバヘッドの
ない処理を可能としている（例２）。
【０００５】
【発明が解決しようとする課題】このように従来の並列
処理装置においては、３アドレス演算を可能とするため
に各データプロセッシングユニットに２個の２ポートメ
モリ１８，１９を設けている。それだけ各データプロセ
ッシングユニットの回路規模が大きくなり、このデータ
プロセッシングユニットを多数集積して並列処理装置を
作る場合、占有面積や消費電力の点で望ましくない。
処理装置においては、３アドレス演算を可能とするため
に各データプロセッシングユニットに２個の２ポートメ
モリ１８，１９を設けている。それだけ各データプロセ
ッシングユニットの回路規模が大きくなり、このデータ
プロセッシングユニットを多数集積して並列処理装置を
作る場合、占有面積や消費電力の点で望ましくない。
【０００６】
【課題を解決するための手段】この発明によれば第３の
データバスが設けられ、また各データプロセッシングユ
ニットには１個の２ポートメモリのみ設けられ、その２
ポートメモリの一方の読み／書きポートＲ／Ｗから読み
出されたデータと外部出力データバスのデータとの一方
が第１セレクタで選択されて演算回路の一方の入力へ供
給され、演算回路の出力データと外部入力データバスの
データとの一方が第２セレクタで選択されて２ポートメ
モリのポートＲ／Ｗへ供給され、２ポートメモリの他方
のポートから読み出されたデータがマルチプレクサによ
り、演算回路の他方の入力と、外部出力データバスと、
第３のデータバスとの何れかに選択的に供給され、演算
回路の出力は外部出力データバス及び第３のデータバス
に接続される。更にこのようなデータプロセッシングユ
ニットの複数個に対し、２ポートメモリが共通に設けら
れる。この共通メモリの一方の読み／書きポートＲ／Ｗ
に、外部入力データバスのデータと第３のデータバスの
データとの一方が第３セレクタで選択されて供給され、
その共通メモリの一方のポートＲ／Ｗから読み出された
データと、外部出力データバスのデータとの一方が第４
セレクタで選択されて外部出力ポートへ出力され、共通
メモリの他方のポートは外部出力データバスに接続され
る。
データバスが設けられ、また各データプロセッシングユ
ニットには１個の２ポートメモリのみ設けられ、その２
ポートメモリの一方の読み／書きポートＲ／Ｗから読み
出されたデータと外部出力データバスのデータとの一方
が第１セレクタで選択されて演算回路の一方の入力へ供
給され、演算回路の出力データと外部入力データバスの
データとの一方が第２セレクタで選択されて２ポートメ
モリのポートＲ／Ｗへ供給され、２ポートメモリの他方
のポートから読み出されたデータがマルチプレクサによ
り、演算回路の他方の入力と、外部出力データバスと、
第３のデータバスとの何れかに選択的に供給され、演算
回路の出力は外部出力データバス及び第３のデータバス
に接続される。更にこのようなデータプロセッシングユ
ニットの複数個に対し、２ポートメモリが共通に設けら
れる。この共通メモリの一方の読み／書きポートＲ／Ｗ
に、外部入力データバスのデータと第３のデータバスの
データとの一方が第３セレクタで選択されて供給され、
その共通メモリの一方のポートＲ／Ｗから読み出された
データと、外部出力データバスのデータとの一方が第４
セレクタで選択されて外部出力ポートへ出力され、共通
メモリの他方のポートは外部出力データバスに接続され
る。
【０００７】
【実施例】図１にこの発明の実施例を示し、図２と対応
する部分に同一符号を付けてある。この発明では外部入
力データバス１２及び外部出力データバス１３の他に第
３のデータバス２５が設けられる。また各データプロセ
ッセッシングユニット１１1 〜１１n には１つの２ポー
トメモリ１８のみが用いられる。２ポートメモリ１８は
少くとも二つのバンクを備え、各バンクには一つのベク
タ長のデータを格納することができ、２組のランダムア
クセスポートを有するＲＡＭであり、その少くとも一方
のポートは読み／書きポートＲ／Ｗである。このポート
Ｒ／Ｗに対し、従来と同様に演算回路１７の出力データ
と外部入力データバス１２のデータとの一方を第２セレ
クタ２１で選択して書き込みデータとして供給すること
ができる。更にこのポートＲ／Ｗから読み出されたデー
タと外部出力データバス１３のデータとの一方が第１セ
レクタ２６で選択されて演算回路１７の入力１４へ供給
される。この場合、第１セレクタ２６へのデータ出力経
路と、第２セレクタ２１からのデータ入力経路とが相互
に影響しないように、第１セレクタ２６とポートＲ／Ｗ
との間にスリーステイトバッファ２７が挿入され、第２
セレクタ２１とポートＲ／Ｗとの間にスリーステイトバ
ッファ２８が挿入される。
する部分に同一符号を付けてある。この発明では外部入
力データバス１２及び外部出力データバス１３の他に第
３のデータバス２５が設けられる。また各データプロセ
ッセッシングユニット１１1 〜１１n には１つの２ポー
トメモリ１８のみが用いられる。２ポートメモリ１８は
少くとも二つのバンクを備え、各バンクには一つのベク
タ長のデータを格納することができ、２組のランダムア
クセスポートを有するＲＡＭであり、その少くとも一方
のポートは読み／書きポートＲ／Ｗである。このポート
Ｒ／Ｗに対し、従来と同様に演算回路１７の出力データ
と外部入力データバス１２のデータとの一方を第２セレ
クタ２１で選択して書き込みデータとして供給すること
ができる。更にこのポートＲ／Ｗから読み出されたデー
タと外部出力データバス１３のデータとの一方が第１セ
レクタ２６で選択されて演算回路１７の入力１４へ供給
される。この場合、第１セレクタ２６へのデータ出力経
路と、第２セレクタ２１からのデータ入力経路とが相互
に影響しないように、第１セレクタ２６とポートＲ／Ｗ
との間にスリーステイトバッファ２７が挿入され、第２
セレクタ２１とポートＲ／Ｗとの間にスリーステイトバ
ッファ２８が挿入される。
【０００８】また２ポートメモリ１８の他方のポートＲ
（この例では読み出し専用とされた場合である）から読
み出されたデータはマルチプレクサ２９により演算回路
１７の入力１５と、外部出力データバス１３と、第３の
データバス２５との何れかに選択的に供給される。更に
この発明では２ポートＲＡＭが共通メモリ３１として設
けられる。共通メモリ３１の少くとも一方のポートは読
み／書きポートＲ／Ｗとされている。外部入力データバ
ス１２のデータと、第３のデータバス２５のデータとの
一方が第３セレクタ３２で選択されて書き込みデータと
して共通メモリ３１のポートＲ／Ｗへ供給される。共通
メモリ３１のポートＲ／Ｗから読み出されたデータと外
部出力データバス１３のデータとの何れかが第４セレク
タ３３で選択されて外部出力ポート３４へ出力される。
この場合も第３セレクタ３２及び第４セレクタ３３と共
通メモリ３１のポートＲ／Ｗとの間にそれぞれトライス
テートバッファ３５，３６が挿入されている。共通メモ
リ３１の他方のポートＲ（この例では読み出し専用とさ
れた場合である）が外部出力データバス１３に接続され
る。
（この例では読み出し専用とされた場合である）から読
み出されたデータはマルチプレクサ２９により演算回路
１７の入力１５と、外部出力データバス１３と、第３の
データバス２５との何れかに選択的に供給される。更に
この発明では２ポートＲＡＭが共通メモリ３１として設
けられる。共通メモリ３１の少くとも一方のポートは読
み／書きポートＲ／Ｗとされている。外部入力データバ
ス１２のデータと、第３のデータバス２５のデータとの
一方が第３セレクタ３２で選択されて書き込みデータと
して共通メモリ３１のポートＲ／Ｗへ供給される。共通
メモリ３１のポートＲ／Ｗから読み出されたデータと外
部出力データバス１３のデータとの何れかが第４セレク
タ３３で選択されて外部出力ポート３４へ出力される。
この場合も第３セレクタ３２及び第４セレクタ３３と共
通メモリ３１のポートＲ／Ｗとの間にそれぞれトライス
テートバッファ３５，３６が挿入されている。共通メモ
リ３１の他方のポートＲ（この例では読み出し専用とさ
れた場合である）が外部出力データバス１３に接続され
る。
【０００９】このように構成されているから、各プロセ
ッシングユニット１１1 〜１１n において、２ポートメ
モリ１８の２つのポートＲ／Ｗ、Ｒからそれぞれ読み出
したデータＸi ，Ｙi を演算回路１７へ供給して下記の
任意の演算を行い、その演算結果をｉ＝１からｍまで累
積加算して、 Ｘi ＊Ｙi Ｘi ，Ｙi を要素とするベクタ長ｍの２アドレスベクタ
演算を行うことができる。つまり各タイムスロットごと
に２ポートメモリ１８の二つのポートよりのデータのた
めにそれぞれアドレス指定を行い、その演算結果は演算
回路１７内に保持した１つ前の演算結果に累加算して演
算回路１７内に保持しておけばよく、各タイムスロット
での演算結果を格納するアドレスの指定は行わない。
ッシングユニット１１1 〜１１n において、２ポートメ
モリ１８の２つのポートＲ／Ｗ、Ｒからそれぞれ読み出
したデータＸi ，Ｙi を演算回路１７へ供給して下記の
任意の演算を行い、その演算結果をｉ＝１からｍまで累
積加算して、 Ｘi ＊Ｙi Ｘi ，Ｙi を要素とするベクタ長ｍの２アドレスベクタ
演算を行うことができる。つまり各タイムスロットごと
に２ポートメモリ１８の二つのポートよりのデータのた
めにそれぞれアドレス指定を行い、その演算結果は演算
回路１７内に保持した１つ前の演算結果に累加算して演
算回路１７内に保持しておけばよく、各タイムスロット
での演算結果を格納するアドレスの指定は行わない。
【００１０】共通メモリ３１は例えば次の３通りに使用
される。 ａ．３アドレス演算を行うとき。 共通メモリ３１のポートＲから読み出したデータを外部
出力データバス１３を通じて各プロセッシングユニット
１１1 〜１１n の演算回路１７へ共通の係数データＡi
として供給し、各データプロセッシングユニット１１1
〜１１n ではそれぞれその２ポートメモリ１８のポート
Ｒから読み出したデータＸi と下記の演算を並列に実行
し、その演算結果Ｙi を各２ポートメモリ１８にポート
Ｒ／Ｗを通じて書き込む。
される。 ａ．３アドレス演算を行うとき。 共通メモリ３１のポートＲから読み出したデータを外部
出力データバス１３を通じて各プロセッシングユニット
１１1 〜１１n の演算回路１７へ共通の係数データＡi
として供給し、各データプロセッシングユニット１１1
〜１１n ではそれぞれその２ポートメモリ１８のポート
Ｒから読み出したデータＸi と下記の演算を並列に実行
し、その演算結果Ｙi を各２ポートメモリ１８にポート
Ｒ／Ｗを通じて書き込む。
【００１１】Ｙi ＝Ａi ＊Ｘi ｂ．各データプロセッシングユニットの演算結果を順次
取り込むとき。 各データプロセッシングユニット１１1 〜１１n でそれ
ぞれ累算のような演算を並列に実行し、その最後の演算
結果を演算回路１７内のレジスタから第３のデータバス
２５を通じて共通メモリ３１に順次取り込む。あるいは
各演算回路１７の最後の演算結果を１度それぞれ自己の
２ポートメモリ１８に格納し、その後、第３のデータバ
ス２５を通じて共通メモリ３１に順次取り込む。 ｃ．外部に対するデータの入出力バッファとして使用す
るとき。
取り込むとき。 各データプロセッシングユニット１１1 〜１１n でそれ
ぞれ累算のような演算を並列に実行し、その最後の演算
結果を演算回路１７内のレジスタから第３のデータバス
２５を通じて共通メモリ３１に順次取り込む。あるいは
各演算回路１７の最後の演算結果を１度それぞれ自己の
２ポートメモリ１８に格納し、その後、第３のデータバ
ス２５を通じて共通メモリ３１に順次取り込む。 ｃ．外部に対するデータの入出力バッファとして使用す
るとき。
【００１２】外部入力ポートからのデータをポートＲ／
Ｗを通じて共通メモリ３１に書き込むことや、共通メモ
リ３１のポートＲから読み出したデータを外部出力ポー
ト３４へ出力することを、各データプロセッシングユニ
ット１１1 〜１１n の演算と並列に実行させ、転送に伴
うオーバヘッドを生じさせない。従来の技術の項で説明
した例１を実行させるには２ポートメモリ１８のポート
Ｒ、共通メモリ３１のポートＲからそれぞれ読み出した
データを演算回路１７で演算し、その演算結果を、２ポ
ートメモリ１８にポートＲ／Ｗを通じて書き込むことと
同時に、外部からのデータを共通メモリ３１にポートＲ
／Ｗを通じて書き込み、共通メモリ３１への書き込みが
終了した時に、この共通メモリ３１に書き込まれた新し
いデータを用いてベクタ演算を行うことができる。
Ｗを通じて共通メモリ３１に書き込むことや、共通メモ
リ３１のポートＲから読み出したデータを外部出力ポー
ト３４へ出力することを、各データプロセッシングユニ
ット１１1 〜１１n の演算と並列に実行させ、転送に伴
うオーバヘッドを生じさせない。従来の技術の項で説明
した例１を実行させるには２ポートメモリ１８のポート
Ｒ、共通メモリ３１のポートＲからそれぞれ読み出した
データを演算回路１７で演算し、その演算結果を、２ポ
ートメモリ１８にポートＲ／Ｗを通じて書き込むことと
同時に、外部からのデータを共通メモリ３１にポートＲ
／Ｗを通じて書き込み、共通メモリ３１への書き込みが
終了した時に、この共通メモリ３１に書き込まれた新し
いデータを用いてベクタ演算を行うことができる。
【００１３】また前記例２を実行させるには、最初のス
テップで２ポートメモリ１８、共通メモリ３１の各ポー
トＲから読み出したデータを演算回路１７で演算し、そ
の演算結果を２ポートメモリ１８にポートＲ／Ｗを通じ
て書き込む動作と並行して共通メモリ３１のデータをポ
ートＲ／Ｗから読み出して外部へ出力する。次のステッ
プでは逆に演算回路１７での演算結果を共通メモリ３１
にポートＲ／Ｗを通じて書き込むことと並行して２ポー
トメモリ１８からポートＲ／Ｗを通じて読み出したデー
タを外部へ出力する。これを繰り返すことにより、２ポ
ートメモリ１８と共通メモリ３１との役割をパイプライ
ン状に切り替えたオーバヘッドのない処理が可能であ
る。
テップで２ポートメモリ１８、共通メモリ３１の各ポー
トＲから読み出したデータを演算回路１７で演算し、そ
の演算結果を２ポートメモリ１８にポートＲ／Ｗを通じ
て書き込む動作と並行して共通メモリ３１のデータをポ
ートＲ／Ｗから読み出して外部へ出力する。次のステッ
プでは逆に演算回路１７での演算結果を共通メモリ３１
にポートＲ／Ｗを通じて書き込むことと並行して２ポー
トメモリ１８からポートＲ／Ｗを通じて読み出したデー
タを外部へ出力する。これを繰り返すことにより、２ポ
ートメモリ１８と共通メモリ３１との役割をパイプライ
ン状に切り替えたオーバヘッドのない処理が可能であ
る。
【００１４】
【発明の効果】以上述べたようにこの発明によれば各デ
ータプロセッシングユニットには１個の２ポートメモリ
しか用いておらず、データプロセッシングユニットの回
路規模を従来よりも小さくすることができ、データプロ
セッシングユニットを多数集積する並列処理装置におい
て占有面積や消費電力を小さくすることができる。
ータプロセッシングユニットには１個の２ポートメモリ
しか用いておらず、データプロセッシングユニットの回
路規模を従来よりも小さくすることができ、データプロ
セッシングユニットを多数集積する並列処理装置におい
て占有面積や消費電力を小さくすることができる。
【００１５】なお、データプロセッシングユニットがそ
れぞれ独立な３アドレス演算を同時に行うことが比較的
少ない点に着目してこの発明では、前述したように３ア
ドレス演算の際は共通メモリ３１を、各データプロセッ
シングユニットが共通に利用するようにして、データプ
ロセッシングユニット間のメモリ数を１に減少したもの
である。
れぞれ独立な３アドレス演算を同時に行うことが比較的
少ない点に着目してこの発明では、前述したように３ア
ドレス演算の際は共通メモリ３１を、各データプロセッ
シングユニットが共通に利用するようにして、データプ
ロセッシングユニット間のメモリ数を１に減少したもの
である。
【図１】この発明の実施例を示すブロック図。
【図２】従来の並列処理装置を示すブロック図。
Claims (1)
- 【請求項１】 ２入力１出力の演算回路とその演算回路
へ演算対象となるデータを供給し、その演算結果を格納
するために用いられるメモリとを有するデータプロセッ
シングユニットの複数個が、外部入力データバス及び外
部出力データバスに並列に接続された並列処理装置にお
いて、上記各データプロセッシングユニットに接続され
た第３のデータバスが設けられ、上記各データプロセッ
シングユニットの上記メモリは２組のランダムアクセス
ポートを有し、少くともその一方は読み／書きポートで
ある２ポートメモリであり、上記各データプロセッシン
グユニットは上記２ポートメモリの一方の読み／書きポ
ートから読み出されたデータと上記外部出力データバス
のデータとの一方を選択して上記演算回路の一方の入力
へ供給する第１セレクタと、上記演算回路の出力データ
と上記外部入力データバスのデータとの一方を選択して
上記一方の読み／書きポートへ供給する第２セレクタ
と、上記２ポートメモリの他方のポートから読み出され
たデータを、上記演算回路の他方の入力と、上記外部出
力データバスと、上記第３のデータバスとの何れかに選
択的に供給するマルチプレクサとを備え、上記演算回路
の出力は上記外部出力データバス及び上記第３のバスに
接続され、２組のランダムアクセスポートを有し、少く
ともその一方は読み／書きポートである共通メモリと、
その共通メモリのその一方の読み／書きポートに、外部
入力データバスのデータと、上記第３のデータバスのデ
ータとの一方を選択して供給する第３セレクタと、上記
共通メモリの上記一方の読み／書きポートから読み出さ
れたデータと、上記外部出力データバスのデータとの一
方を選択して外部出力ポートへ出力する第４セレクタと
を備え、上記共通メモリの他方のポートは上記外部出力
データバスに接続されていることを特徴とする並列処理
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1550291A JP2514473B2 (ja) | 1991-02-06 | 1991-02-06 | 並列処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1550291A JP2514473B2 (ja) | 1991-02-06 | 1991-02-06 | 並列処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04255064A JPH04255064A (ja) | 1992-09-10 |
| JP2514473B2 true JP2514473B2 (ja) | 1996-07-10 |
Family
ID=11890583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1550291A Expired - Fee Related JP2514473B2 (ja) | 1991-02-06 | 1991-02-06 | 並列処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2514473B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002073330A (ja) * | 2000-08-28 | 2002-03-12 | Mitsubishi Electric Corp | データ処理装置 |
| JP4363081B2 (ja) | 2003-05-22 | 2009-11-11 | ソニー株式会社 | メモリアクセス制御装置およびこれを有する演算システム |
-
1991
- 1991-02-06 JP JP1550291A patent/JP2514473B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04255064A (ja) | 1992-09-10 |
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