JPH01311339A - 多バンクメモリ用並列アドレス生成回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野］ 本発明は、複数の演算器を並列に動作させる装置におい
て、演算器に演算対象となるデータを供給するために用
いられる多バンクに分割されたメモリのアドレス生成回
路に関するものである。

〔従来の技術〕

演算計が膨大なため一台の演算器では処理能力が不足す
る場合、複数の演算器を並列に動作させて必要な処理能
力を得るが、演算器を効率良く動作させるためにはデー
タを個々の演算器に円滑に供給する必要がある。このよ
うな複数データ供給の一手法として、メモリを演算器と
１対１に対応した？！数のバンクに分割し、各バンクか
ら並列にデータをリードして演算器に供給する方法があ
る。

一方、ベクトルデータの各要素に対して所定の演算を施
した後、その結果を累算する複合演算では、各要素の演
算順序は演算結果に影響を与えないため、演算対象とな
るデータに任意の順序で演算を施し、その結果を累算す
れば良く、どの演算器で演算するかは問題とならない。

そこで、このような複合演算を上記バンク分割メモリと
並列前算器で実行する場合には、ベクトルデータを各バ
ンクに分散して配置し、メモリを有効利用することが可
能となる。

この方式において、メモリ全体を一括して見たときのア
ドレスをバンク間アドレス、各バンクを独立して見たと
きのアドレスをバンク内アドレスと呼び、バンク間アド
レスをバンク数で割った余りと一致するように各バンク
に対してバンク番号を与える。この関係を式で表わすと
、次式となる。

バンク間アドレスーバンク内アドレス×バンク数＋バン
ク番号 データをリードするために各バンクに与えるアドレスは
バンク内アドレスである。第３図に、バンク間アドレス
（０〜ＡＦ）Ｂｌとバンク内アドレス（０−Ａ）Ｂ２、
バンク番号（０〜Ｆ）Ｂ３の対応を示す。

従来、各バンクから一度にデータをリードするには、バ
ンクごとに独立したアドレス生成回路が必要であったが
、連続したバンク間アドレスを持つように前記ベクトル
データを配置すれば、−度にリードするデータ群のアド
レスは全バンクに共通なバンク内アドレスとして与える
ことができ、アドレス生成回路を簡単化することができ
る。

〔発明が解決しようとする課題〕

しかし、前記方法によりバンク内アドレスを生成するに
は、バンク数をｎとすると、バンク間アドレスが１つず
つ増加するとき、バンク番号はＯからｎ−１（第３図で
はＦ）に向かって１つずつ増加し、ｎ−１を超えるとＯ
に戻り、このときバンク内アドレスはｌだけ増加する。

つまり、リードするデータ群の中間でバンク番号がｎ−
１から０に戻る場合、その点を境としてバンク内アドレ
スが１つ増加するという問題がある。たとえば、第３図
において、バンク間アドレス４８〜５７は連続している
が、バンク間アドレス４８〜４Ｆに対してはバンク内ア
ドレス４、バンク間アドレス５０〜５７に対してはパン
ク内アドレス５が対応する。

〔課題を解決するための手段〕

このような課題を解決するために本発明による多バンク
メモリ用並列アドレス生成回路は、基準となるデータの
バンク内アドレスとバンク番号を算出する基準アドレス
生成回路と、リードするデータのバンク番号と基準とな
るデータのバンク番号の大小関係を検出する比較器と、
この比較器の出力で加算値が変更される加算器とを設け
るようにしたものである。

〔作用〕

本発明による多バンクメモリ用並列アドレス生成回路に
おいては、比較器の出力で加算値が変更される加算器を
用いて基準データのバンク内アドレスを修飾することに
より、基準データについてだけバンク内アドレスを生成
するのみで、連続したバンク間アドレスを持つデータを
各バンクから一度にリードすることが可能となり、個々
のバンク対応に複雑なアドレス生成回路を設ける必要性
が排除される。

〔実施例〕

以下、本発明による多バンクメモリ用並列アドレス生成
回路の実施例を図面を用いて詳細に説明する。第１図は
、本発明の一実施例を示すブロック系統図で、連続した
データ中でバンク間アドレスが最下位のデータを基準デ
ータとした場合の構成を示すものである。第１図におい
て、基準アドレス生成回路（以下ｒＡＵＪという）１で
基準データのバンク内アドレスとバンク番号を生成し、
このバンク番号をバンク対応に設けられた比較器２゜〜
２．４で個々のバンクのバンク番号と比較する。その結
果、基準データのバンク番号が個々のバンクのバンク番
号より小さいときは、そのバンクからリードすべきデー
タのバンク内アドレスは基準データのバンク内アドレス
と同一であるので、“０”を選ぶようにセレクタ３゜〜
３□を制御する。基準データのバンク番号が個々のバン
クのバンク番号より大きいときは、そのバンクからリー
ドすべきデータのバンク内アドレスは基準データのバン
ク内アドレスより“ｌ”だけ大きいので、“１″を選ぶ
ようにセレクタ３゜〜３．４を制御し、加算器４゜〜４
．４で“ｌ”を加算する。そして、その結果をレジスタ
５゜〜５＋ｓにラッチし、バンク分割したメモリ６゜〜
６１．から並列してリードする。

第２図は、連続したデータ中でバンク間アドレスが最上
位のデータを基準データとした場合の構成を示すブロッ
ク系統図である。上記と同様にＡＵ７で基準データのバ
ンク内アドレスとバンク番号を生成し、このバンク番号
をバンク対応に設けられた比較器８１〜８１．で個々の
バンクのバンク番号と比較する。その結果、基準データ
のバンク番号が個々のバンクのバンク番号より大きいと
きは、そのバンクからリードすべきデータのバンク内ア
ドレスは基準データのバンク内アドレスと同一であるの
で、′０″を選ぶようにセレクタ９１〜９＋ｓを制御す
る。基準データのバンク番号が個々のバンクのバンク番
号より小さいときは、そのバンクからリードすべき演算
のパンク内アドレスは基準データのバンク内アドレスよ
り“ｌ”だけ小さいので、”−ｔ”を選ぶようにセレク
タ９゜〜９．．を制御し、加算器１０．〜１０１．で“
−１”を加算する。そして、その結果をレジスタｌｌｏ
　””’　１１１、にラッチし、バンク分割したメモリ
１２゜〜１２．。

から並列してリードする。

なお、バンク数が２７の場合、バンク間アドレスをＬＳ
Ｂ側にｎビットシフトすることにより、バンク内アドレ
ス、バンク間アドレスの下位ｎビットによりバンク番号
を簡易に得ることができる。

〔発明の効果〕

以上説明したように本発明による多バンクメモリ用並列
アドレス生成回路は、基準となるデータのバンク内アド
レスとバンク番号を算出する基準アドレス生成回路と、
リードするデータのバンク番号と基準となるデータのバ
ンク番号の大小関係を検出する比較器と、この比較器の
出力で加算値が変更される加算器とを設けたことにより
、基準データについてだけバンク内アドレスを生成する
のみで連続したバンク間アドレスを持つデータを各バン
クから一度にリードすることが可能となるので、個々の
バンク対応に複雑なアドレス生成囲路を設けることなく
、簡易な修飾回路および単純な制御のみで、リードする
データ群の中間でバンク番号がｎ−１（ｎはバンク数）
からゼロに戻る場合にその点を境としてバンク内アドレ
スが１つ増加するという問題を容易に解決できる効果が
ある。

また、本発明による多バンクメモリ用並列アドレス生成
回路はライトアドレス生成に適用することもでき、個々
のバンクにライトするデータを準備して一度にライトす
ることにより、メモリアクセス回路を削減する効果があ
る。応用例としては大容量メモリと組合せることによる
トランスバーサルフィルタ等が考えられる。

【図面の簡単な説明】 第１図は本発明による多パンクメモリ用並列アドレス生
成回路の一実施例を示すブロック系統図、第２図は本発
明の第２の実施例を示すブロック系統図、第３図はバン
ク間アドレスとバンク内アドレス、バンク番号の対応を
示すアドレス配置図である。 ｌ・・・ＡＵ、２゜〜２３．・・・比較器、３゜〜３，
４・・・セレクタ、４゜〜４，４・・・加算器、５゜〜
５１．・・・レジスタ、６゜〜６５．・・・メモリ。

Claims (1)

【特許請求の範囲】
1. 複数のバンクに分割したメモリから並列してリードする
   複数のデータのアドレスを生成する回路において、基準
   となるデータのバンク内アドレスとバンク番号を算出す
   る基準アドレス生成回路と、リードするデータのバンク
   番号と基準となるデータのバンク番号の大小関係を検出
   する比較器と、この比較器の出力で加算値が変更される
   加算器とを備えた多バンクメモリ用並列アドレス生成回
   路。