JPS6126712B2 - - Google Patents

Info

Publication number
JPS6126712B2
JPS6126712B2 JP56119452A JP11945281A JPS6126712B2 JP S6126712 B2 JPS6126712 B2 JP S6126712B2 JP 56119452 A JP56119452 A JP 56119452A JP 11945281 A JP11945281 A JP 11945281A JP S6126712 B2 JPS6126712 B2 JP S6126712B2
Authority
JP
Japan
Prior art keywords
matrix
memory
adder
row
accessed
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired
Application number
JP56119452A
Other languages
English (en)
Other versions
JPS5755478A (en
Inventor
Emu Kotsuji Piitaa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JPS5755478A publication Critical patent/JPS5755478A/ja
Publication of JPS6126712B2 publication Critical patent/JPS6126712B2/ja
Granted legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
    • G06F9/355—Indexed addressing
    • G06F9/3552—Indexed addressing using wraparound, e.g. modulo or circular addressing
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0207—Addressing or allocation; Relocation with multidimensional access, e.g. row/column, matrix
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
    • G06F9/345—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes of multiple operands or results

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Software Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Complex Calculations (AREA)
  • Memory System (AREA)
  • Executing Machine-Instructions (AREA)

Description

【発明の詳細な説明】 本発明は計算機方式に係り、更に詳細に説明す
ればマトリクス演算を行なうための計算機方式に
係る。
マトリクスを記憶する普通の方法は、その各マ
トリクス行の要素を連続的なメモリ位置に順次に
記憶するというものである。問題が生ずるのは、
メモリがインタリーブ式メモリとして構成されて
いる場合である。各マトリクス行の要素がインタ
リーブ式メモリを構成する複数のメモリ・モジユ
ールに順次に記憶されている場合には、マトリク
ス行を非常に速かにアクセスすることができる。
しかしながら、マトリクス行ではなくマトリクス
列をアクセスする場合には、“コーナ・ターニン
グ”（corner turning）問題が生ずる。つまり、
所与のマトリクス列に属するすべての要素は同一
のメモリ・モジユール中に置かれているので、メ
モリのインタリーブ動作によつてマトリクス列の
アクセス速度を改善できないということである。
殆んどのパイプライン式プロセツサ又はベクト
ル・プロセツサではデータは単一の主メモリの或
る位置から生ぜられ、そしてその答はその位置へ
戻されねばならない。メモリ速度は次第に改善さ
れてきているが、その割合はプロセツサ論理のそ
れに比較して低いから、メモリ速度とプロセツサ
速度の間のキヤツプは増々大きくなりつつある。
メモリ速度を向上させるための主たる技法は、イ
ンタリービングと呼ばれるものである。しかし、
この技法を利用しても、マトリクスの行及び列要
素を同じように高速アクセスすることができな
い。この意味で、メモリは既存のベクトル・プロ
セツサの隘路であるということができる。
発明の要約 従つて、本発明の目的は、マトリクスの各要素
を余分な処理を必要としないで高速アクセスする
ことにある。
本発明の他の目的は、通常のインタリーブ式メ
モリをそのまま使用して、該メモリに記憶された
マトリクスの各要素を高速アクセスすることにあ
る。
本発明の他の目的は、マトリクスの各要素をそ
の順番通りの“自然順序”で高速アクセスし、以
て時間を浪費する再順序づけ動作を不要にするこ
とにある。
本発明の前記及び他の目的は、本明細書に開示
されるスキユード・マトリクス・アドレス発生装
置によつて達成される。このアドレス発生装置は
インタリーブ式メモリにスキユード・マトリク
ス・パターンで記憶されたマトリクスの行又は列
要素をアクセスするためのものであつて、マトリ
クスの行及び列要素が実質的に同じ速度でアクセ
スされるようにマトリクスの第行をｓ（―
１）位置ずつ循環シフトするための手段を含む。
この装置は第１加算器及び基底レジスタを含み、
該加算器はその入力値Ａを基底レジスタの内容へ
加算し、その出力はメモリに置かれたマトリクス
の現在の行の開始点に対するポインタとして基底
レジスタに記憶される。またこの装置は第２加算
器及び指標レジスタを含み、該加算器はその入力
値Ｂを指標レジスタの内容へ加算し、その出力は
入力値Ｃと条件付きで加算され、そしてその和は
アクセスすべきマトリクスの列要素を指示するた
めに指標レジスタに記憶される。さらにこの装置
は第３加算器を含み、該加算器は前記基底レジス
タと前記指標レジスタの内容を加算してアクセス
すべきスキユード・マトリクス・アドレスを発生
する。かくて、この装置はマトリクスの行及び列
要素が実質的に同じ速度でアクセスされることを
可能にする。
実施態様の説明 “コーナ・ターニング”問題の１つの形態は、
マトリクスの種々のサブセツトをインタリーブ式
メモリから読出すことができる速度に関係する。
たとえば、Ｍウエイのインタリーブ式メモリはそ
れぞれがＮワードの容量を有するＭ個のメモリ・
モジユールから構成され、そして一般的なアドレ
スKMを有するすべてのメモリ位置は第１のモジ
ユールに置かれ、アドレスKM＋１のメモリ位置
は第２のモジユールに置かれ、以下同様にアドレ
スKM＋Ｍ−１のメモリ位置は第Ｍ番目のモジユ
ールに置かれる。第１図はこのようにそて構成さ
れた４ウエイのインタリーブ式メモリを簡略的に
示している。第１図に図示するようなメモリと連
続するＮワードのグループを１つのモジユールに
記憶するようなメモリを比較すると、諸ワードを
順次にアクセスする場合には前者のメモリは後者
のメモリよりもＭ倍の速度でランすることができ
る。第２図はこのような状況を示す。
第３図は（たとえば４×４のサイズを有する）
マトリクスをこのようなメモリに記憶する通常の
方法を示す。図示の如く各マトリクス行の要素は
連続的なメモリ位置に記憶されるので、これは
“行順記憶”と呼ばれている。この代替方法が
“列順記憶”であることは明らかである。
このようなメモリにおいてマトリクスの行又は
行の一部が行順に記憶されている場合には、その
アクセスを非常に速かに行うことができる。行を
構成する諸ワードは順次的なメモリ位置に置かれ
ていて、第２図に示すようなアクセスされうる。
“コーナ・ターニング”問題が生ずるのは、マト
リクスの行ではなく列をアクセスする場合であ
る。第３図に示す例の場合、各列のすべての要素
は同じモジユールに置かれているが、すべてのモ
ジユールを並列にランさせることはできないの
で、実効的なアクセス速度は１つのモジユールの
速度に等しい。第４図はこの状況下のタイミング
を示す。
ここで、ｐ×ｑのマトリクスが行順にＭウエイ
のインタリーブ式メモリに記憶されており、そし
て１つのモジユールにある１つのメモリ位置をア
クセスするためにＣ秒を要するものと仮定する。
そうすると、Ｃ／Ｍ秒ごとに１つずつマトリクス
列の各要素を読出すことができる。しかしなが
ら、もしｑ（各行における要素の数）がＭの整数
倍であるならば、Ｃ秒ごとに１つずつのマトリク
ス行の各要素を読出すことができるにすぎない。
また、ｑとＭの比が前記を異なるように設定され
ているならば、前記の場合ほど悪くはないがアク
セス速度が低下することは避けられない。
前記の内容に徴して、もしマトリクスの任意の
行又は列を同じ速度で、即ち１要素あたりＣ／Ｍ
秒で高速アクセスすることができるメモリが開発
されれば、“コーナ・ターニング”問題は解決さ
れることになろう。
スキユード・マトリクス記憶 “スキユード・マトリクス記憶”として知られ
ているデータ編成技法は、同時的にアクセスされ
る複数のメモリ及びメモリへそれぞれ接続された
複数のプロセツサを含む多重処理システムのため
に開発されたものである（詳細については、G.
H.Barnes et al：“ILLIAC Computer、”
IEEE Transaction Computers、No.C―17、
pp.746―757、1968を参照）。このデータ編成技
法は、本明細書に開示されるアドレス発生装置の
数学的基礎を与え、該アドレス発生装置は単一の
パイプライン式プロセツサへ接続されたＭウエイ
のインタリーブ式メモリにおける“コーナ・ター
ニング”問題を解決する。このアドレス発生装置
はマトリクス要素を自然順序で順次にアクセスす
ることを可能にするので、追加のデータ・シフト
動作は一切必要ない。
Ｍウエイのインタリーブ式メモリに記憶された
ｐ×ｑマトリクスの“コーナ・ターニング”問題
を解決するために、このマトリクスの第番目の
行はｓ（―１）位置ずつ循環シフトされる。記
号“ｓ”はスキユー係数を示す。次いで、これら
の循環シフトされた行は以前と同じように行順に
メモリに記憶される。スキユー係数ｓを有し且つ
要素Ａ（１，１）で開始するｐ×ｑマトリクスに
ついては、要素Ａ（ｉ，ｊ）は次に示す各メモリ
位置に記憶される。
ｑ（ｉ−１）＋（ｊ−１＋（ｉ−１）ｓ）mod ｑ 但し、“mod”はモジユロの略称である。
第５図はスキユー係数ｓ＝１を有する４×４の
マトリクスがどのように記憶されるかということ
を示す。この図面を第３図と比較検討すると、両
者の違いがよくわかる。第６図はこのようなメモ
リから第２行及び第３列がどのよう読出されるか
ということを示す。いずれの場合においても、１
要素あたりＣ／Ｍ秒の速度で読出しが行われる。
他のすべての行及び列もこれと同じ速度でアクセ
スできることは明らかである。第７図は、スキユ
ー係数ｓ＝３である点を除けば、前記と同じマト
リクスを示す。このマトリクスの行及び列も最大
の速度でアクセスすることができる。
スキユー係数ｓの値は、或る列をアクセスする
ときＭ個の連続する列要素の任意のグループがＭ
個の異なるモジユールに置かれているように、定
められねばならない。数学的にはこれを次のよう
に規定することができる。
ｇ（ｓ）＝（ｑ＋ｓ）mod Ｍ＝（（ｑ mod Ｍ）＋
ｓ）mod Ｍ ｓの関数であるｇ（ｓ）は、Ｍ個の整数０乃至
Ｍ−１から成るグループＺMのジユネレータであ
り、ｓはこの条件を満たすように決める必要があ
る。ジユネレータとは、Ｋを１からＭまでの整数
とした場合に、Ｍ個の値Kg（ｓ）modMがそれ
ぞれ０からＭ−１までの異なつた値になることを
意味する。例えば、ｇ（ｓ）＝３はZ3（０，１，
２……、７）をジユネレートする（下記の例参
照）。
ｓの候補値としては０乃至Ｍ−１の範囲内にあ
る値が必要であるにすぎない。以下の表―１はＭ
の代表的な値に対するすべてのジユネレータをリ
ストしている。
このようなスキユー係数及びそれに対応するジ
ユネレータによれば、行順に記憶されたｐ×ｑマ
トリクスの順次的な列要素はメモリ内でｇ（ｓ）
個のモジユールによつて分離される。かくて、こ
のジユネレータの特性を利用すると、特定のモジ
ユールだけが他のモジユールよりも多くのアクセ
スされることはなくなる。換言すれば、特定のモ
ジユールが２回アクセスされるとしても、それは
他のモジユールがその中間でアクセスを行う場合
に限られるということである。
〔表―１〕 ＺMのジユネレータ Ｍ ジユネレータ ２ １ ３ １、２ ４ １、３ ５ １、２、３、４ ６ １、５ ７ １、２、３、４、５、６ ８ １、３、５、７ ９ １、２、４、５、７ 例：３はZ8をジユネレートする（下記参照）： ３×１＝３ ３×２＝６ ３×３＝１ ３×４＝４ ３×５＝７ ３×６＝２ ３×７＝５ ３×８＝０ Ｍの任意の値について、もし１＝gcd（ｇ、
Ｍ）であればｇはＺMをジユネレートする。但
し、gedは最大公約関数である。
２の累乗であるＭについては、ｇは奇数であり
さえすればよい。かくて、実際のメモリではＭが
２の累乗であることが多いので、ｑが奇数又は偶
数のどちらで開始するかに応じてｓを０又は１と
しなければならない。
並列メモリを対象とするこのようなスキユー方
式の詳細については、論文Budnik、et al、IEEE
Transactions on computer、December 1971、
pp.1566―1569を参照されたい。
アドレス発生装置 第８図のアドレス発生装置２は１組の初期パラ
メータを受取つて、スキユー式に記憶されたマト
リクスの行／列／サブセツトをアクセスする必要
な順次アドレスを発生する。またこのアドレス発
生装置２は自然順序で到来し、従つてもとの順序
に戻すことを必要としないような結果を処理す
る。データを供給又は受取るデバイスはマトリク
スがスキユーされていることを知る必要はない
し、またデータが行順又は列順のどちらで記憶さ
れているかを知る必要もない。第８図はアドレス
発生装置２に加えて、基底レジスタ４及び指標レ
ジスタ６をも示す。
概念的に説明すれば、基底レジスタ４はメモリ
中に置かれたマトリクスの現在の行の開始点を指
定し、指標レジスタ６は所望の列要素を指定す
る。Ｃ／Ｍ秒ごとに生ずる各クロツク時刻に、加
算器８は基底レジスタ４及び指標レジスタ６の内
容を加算して新しいメモリ・アドレスを発生す
る。それと同時に、基底レジスタ４及び指標レジ
スタ６の内容は次のアドレスのために独立に修正
される。図示された３つの入力Ａ―Ｃはこの修正
プロセスを指定する。各クロツク時刻に、加算器
１０は基底レジスタ４の内容を入力Ａと加算し、
その和を基底レジスタ４に記憶する。それと同時
に、加算器１２は指標レジスタ６の内容と入力Ｂ
を加算し、加算器１４はこの和と入力Ｃを加算す
る。もしこの結果がマルチプレクサ即ち符号比較
器１６によつて決定されるように負でなければ、
この結果は指標レジスタ６に記憶される。一方、
この結果が負であれば、指標レジスタ６の内容と
入力Ｂの和に等しい中間和が指標レジスタ６に記
憶される。この第２の加算器／選択は、指標レジ
スタ６の内容と入力ＢのモジユロＣ加算を遂行す
る。
以下では種々のアクセスを遂行する必要なパラ
メータ及び詳細な動作を例示する。説明の便宜
上、スキユー係数がｓであり、マトリクスがｐ×
ｑであり、そしてメモリがＭ個のモジユールから
構成されているものと仮定する。
1. 行ｉのアクセス（例） 初期値 基底レジスタ４＝Ａ（１、１）の
アドレス ＋ｑ（ｉ−１） 指標レジスタ６＝ｓ（ｉ−１）
mod ｑ Ａ＝０ Ｂ＝１ Ｃ＝−ｑ 基底レジスタ４及び指標レジスタ６の初期パラ
メータはＡ（ｉ、１）で開始し、そして各クロ
ツク時刻に指標レジスタ６の内容がインクレメ
ントされるが、基底レジスタ４の内容はそのま
まに置かれる。この結果、Ａ（ｉ、２）、Ａ
（ｉ、３）、……等がアクセスされる。指標レジ
スタ６の内容がｑを越えると、その内容からｑ
が引かれる。これは循環シフトに対応する。
2. 列ｊのアクセス（例） 初期値 基底レジスタ４＝Ａ（１、１）の
アドレス 指標レジスタ６＝ｊ−１ Ａ＝ｑ Ｂ＝ｓ Ｃ＝−ｑ アクセスされる最初の要素はＡ（１、ｊ）であ
る。各クロツク時刻には、次の行をアクセスす
るために基底レジスタ４の内容へｑが加算さ
れ、そしてスキユーを行うために指標レジスタ
６の内容へｓが加算される。Ｃ＝−ｑであるの
は、循環モジユロ動作を遂行するためである。
3. （例） マトリクスを行順に、即ちＡ（１、１）、Ａ
（１、２）、……、Ａ（１、ｑ）、Ａ（２、１）、
……、Ａ（２、ｑ）、……Ａ（ｐ、１）、……、
Ａ（ｐ、ｑ）の順にアクセスする例。
初期値 基底レジスタ４＝Ａ（１、１）の
アドレス 指標レジスタ６＝０ pqクロツクに応じて、ｐ組のｑアドレスを発
生する。ｑクロツクの各組ごとに次のことを行
う。
最初の（ｑ−１）クロツクについては Ａ＝０ Ｂ＝１ Ｃ＝−ｑ 次のクロツクについては Ａ＝ｑ Ｂ＝（ｓ＋１）mod ｑ Ｃ＝−ｑ これは、各行の最終クロツクを修正して次の
行の開始点へシフトしつつ、行読出動作をｐ
回反復することと同じである。
4. （例） マトリクスを列順に、即ちＡ（１、１）、Ａ
（２、１）、……、Ａ（ｐ、１）、Ａ（１、
２）、……、Ａ（ｐ、２）、……、Ａ（１、
ｑ）、……、Ａ（ｐ、ｑ）の順にアクセスす
る例。
初期値 基底レジスタ４＝Ａ（１、１）の
アドレス 指標レジスタ６＝０ ｑ組のｐクロツクを発生する。各組の最初の
（ｐ−１）クロツクについては Ａ＝ｑ Ｂ＝ｓ Ｃ＝−ｑ 各組の最終クロツクについては Ａ＝−ｑ（ｐ−１） Ｂ＝（１−（ｐ−１）ｓ）mod ｑ Ｃ＝−ｑ これは列アクセス・モードと似ているが、最
終クロツクは次の列の第１要素を指定するよ
うに基底レジスタ４及び指標レジスタ６を再
調整する。
5. サブマトリクスの行順アクセス（例） Ａ（ｒ、ｔ）………Ａ（ｒ、ｔ＋ｘ） ： ： ： ： Ａ（ｒ＋Ｚ、ｔ）………Ａ（ｒ＋Ｚ、ｔ＋
ｘ） （列順の読出しは自然順序で行なわれる） 初期値 基底レジスタ４＝Ａ（１、１）の
アドレス＋（ｒ−１）ｑ 指標レジスタ９＝（ｔ−１＋ｓ
（ｒ−１）mod ｑ Ｚ＋１組の（ｘ＋１）クロツクを発生する。
（ｘ＋１）クロツクの各組のうち 最初のｘクロツクについては Ａ＝０ Ｂ＝１ Ｃ＝−ｑ 次のクロツクについては Ａ＝ｑ Ｂ＝（ｓ−ｘ）mod ｑ Ｃ＝−ｑ 次に説明する２つの動作例はスキユーされて
いないマトリクス、即ち要素Ａ(1)、……、Ａ
（ｑ）から成り且つ各要素Ａ（ｉ）がメモリ
位置ｉ−１に記憶されるようなマトリクスに
関係する。
6. Ｎ番目ごとのワードの読出し（例） 基底レジスタ４＝Ａ(1)のアドレス 指標レジスタ６＝０ Ａ＝０ Ｃ＝０ Ｃを零へ強制すると、モジユロ機能が否定さ
れる。
7.（例） 連続するｐワードを読出し且つｒワードをス
キツプするという動作をｑ回反復する。
初期値 基底レジスタ４＝Ａ(1)のアドレス 指標レジスタ６＝０ ｑ組のｐクロツクを発生する。各組のうち 最初の（ｐ−１）クロツクについては Ａ＝０ Ｂ＝１ Ｃ＝０ 最終クロツクについては Ａ＝０ Ｂ＝ｒ＋１ Ｃ＝０ 代替方法： 最初の（ｐ−１）クロツクについては Ａ＝１ Ｂ＝０ Ｃ＝０ ｐ番目のクロツクについては Ａ＝１＋ｒ Ｂ＝０ Ｃ＝０ 第９図は本発明のアドレス発生装置が通常のベ
クトル・プロセツサ１８へどのように組込まれる
かということを示す。ベクトル・プロセツサ１８
は、たとえば米国特許第4149243号及び第4141461
号に開示されているように、命令ユニツト２０及
び実行ユニツト２２を含む。命令ユニツト２０か
ら供給される命令は「ADD VECTOR」の如き
形式を有しており、また２つの入力ベクトル及び
出力ベクトルの指定を含んでいる。
これらのベクトル設計は以下に示す如き事項を
含む。
−ベクトルの基点 −長さ −組込まれたアレイの次元 −使用されるスキユー係数 −ベクトルが使用する次元 復号ユニツト２４は命令ユニツト２４から命令
を受取り、そのベクトル記述の復号結果に応じて
線３（第８図の線３ａ−３ｅに対応）を介してア
ドレス発生装置２を初期設定することにより、イ
ンタリーブ式メモリ２６から実行ユニツト２２へ
適正なベクトルを転送させる。また復号ユニツト
２４は、これらのベクトルがインタリーブ式メモ
リ２６からデータ母線２８を介して実行ユニツト
２２へ到着するとき、指定された動作を遂行する
ように実行ユニツト２２を初期設定する。この動
作が完了すると、その結果データは実行ユニツト
２２からデータ母線２８を介してインタリーブ式
メモリ２６へ転送され、アドレス発生装置２によ
つて指定されたメモリ位置へ記憶される。
本発明のアドレス発生装置２はインタリーブ式
メモリ２６に記憶されたマトリクスの各要素を最
大の速度でアクセスすることを可能にし、しかも
余分な処理を一切要しないという特徴がある。ま
たアドレス発生装置２は通常のインタリーブ式メ
モリ２６の設計を変更する必要性を排除する。さ
らにアドレス発生装置２はインタリーブ式メモリ
２６からアクセスされたデータが自然順序でベク
トル・プロセツサ１８に到着することを可能にす
るので、ベクトル・プロセツサ１８はこのデータ
をならべかえずにそのまま使用することができ
る。メモリの速度はプロセツサの速度に比較して
改善の程度が小さいので、両者のキヤツプは増々
大きくなりつつある。メモリの速度を向上させる
ための主たる技法はインタリービングであるが、
この技法を利用してもマトリクスの行又は列要素
を同程度の速度で高速アクセスすることはできな
い。本発明のアドレス発生装置はこの問題を解決
することを可能にする。
【図面の簡単な説明】
第１図は４ウエのインタリーブ式メモリを簡略
的に示すブロツク図、第２図は第１図のインタリ
ーブ式メモリを順次アクセスする際のタイミング
を示す図、第３図はマトリクスを行順に記憶する
方式を示す図、第４図は行順に記憶されたマトリ
クスをアクセスする際のタイミングを示す図、第
５図は本発明に従つたスキユー記憶方式を示す
図、第６図は第５図のようにスキユード様式で記
憶されたマトリクスをアクセスする際の動作順序
を示す図、第７図は本発明に従つたスキユード記
憶方式の他の実施態様を示す図、第８図は本発明
のアドレス発生装置のブロツク図、第９図はベク
トル・プロセツサ、インタリーブ式メモリ及び本
発明のアドレス発生装置を含むシステムのブロツ
ク図である。 第８図中、４……基底レジスタ、６……指標レ
ジスタ、８，１０，１２，１４……加算器、１６
……符号比較器。

Claims (1)

  1. 【特許請求の範囲】 １ Ｍウエイのインタリーブ式メモリにスキユー
    ド・マトリクス・パターンで記憶されたマトリク
    スの行又は列の要素を実質的に同じ速度でアクセ
    スするためのスキユード・マトリクス・アドレス
    発生装置であつて： 前記マトリクスのアクセスすべき現在の行の開
    始点を指定する基底レジスタと、 前記マトリクスのアクセスすべき列要素を指定
    する指標レジスタと、 アクセスすべき次の行の開始点を指定するため
    の所定の入力値Ａと前記基底レジスタの内容とを
    加算して、その結果を前記基底レジスタに書込む
    第１加算器と、 アクセスすべき次の列要素を指定するための所
    定の入力値Ｂと前記指標レジスタの内容とを加算
    する第２の加算器と、 列要素の定を循環的に行なうための所定の入力
    値Ｃと前記第２加算器の出力とを加算する第３加
    算器と、 循環するか否かに応じて前記第２加算器又は前
    記第３加算器の出力を選択的に前記指標レジスタ
    に書込む手段と、 前記基底レジスタ及び前記指標レジスタの内容
    を加算してスキユード・マトリクス・アドレスを
    発生する第４加算器と、 を具備することを特徴とするスキユード・マト
    リクス・アドレス発生装置。
JP56119452A 1980-09-15 1981-07-31 Skewed matrix address generator Granted JPS5755478A (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US06/187,256 US4370732A (en) 1980-09-15 1980-09-15 Skewed matrix address generator

Publications (2)

Publication Number Publication Date
JPS5755478A JPS5755478A (en) 1982-04-02
JPS6126712B2 true JPS6126712B2 (ja) 1986-06-21

Family

ID=22688232

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56119452A Granted JPS5755478A (en) 1980-09-15 1981-07-31 Skewed matrix address generator

Country Status (4)

Country Link
US (1) US4370732A (ja)
EP (1) EP0047842B1 (ja)
JP (1) JPS5755478A (ja)
DE (1) DE3175413D1 (ja)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5971105A (ja) * 1982-10-15 1984-04-21 Victor Co Of Japan Ltd アドレス信号発生回路
WO1984003970A1 (en) * 1983-03-30 1984-10-11 Siemens Ag Hybrid associative memory and method for the retrieval and sorting of data contained therein
DE3311665A1 (de) * 1983-03-30 1984-10-11 Siemens AG, 1000 Berlin und 8000 München Hybrid-assoziativspeicher, bestehend aus einem nicht assoziativen basisspeicher und einer assoziativen oberflaeche
US4559611A (en) * 1983-06-30 1985-12-17 International Business Machines Corporation Mapping and memory hardware for writing horizontal and vertical lines
US4704680A (en) * 1984-08-15 1987-11-03 Tektronix, Inc. Address computation system for updating starting addresses of data arrays in an array processor within an instruction cycle
JPS62120574A (ja) * 1985-11-20 1987-06-01 Fujitsu Ltd ベクトル処理装置
JP2675010B2 (ja) * 1986-08-29 1997-11-12 株式会社日立製作所 情報処理装置
JPS63225837A (ja) * 1987-03-13 1988-09-20 Fujitsu Ltd 距離付きベクトルアクセス方式
US5111389A (en) * 1987-10-29 1992-05-05 International Business Machines Corporation Aperiodic mapping system using power-of-two stride access to interleaved devices
US4918600A (en) * 1988-08-01 1990-04-17 Board Of Regents, University Of Texas System Dynamic address mapping for conflict-free vector access
US5265225A (en) * 1990-02-21 1993-11-23 Harris Corporation Digital signal processing address sequencer
EP0536242A4 (en) * 1990-06-27 1993-10-20 Luminis Pty. Limited A number theory mapping generator for addressing matrix structures
US5611001A (en) * 1991-12-23 1997-03-11 Xerox Corporation Address reduction scheme implementing rotation algorithm
FR2721415B1 (fr) * 1994-06-21 1996-09-06 France Telecom Dispositif électronique d'adressage de mémoire, notamment pour une mémoire organisée par bancs.
ES2116852B1 (es) * 1994-08-29 1999-03-16 Univ Catalunya Politecnica Sincronizacion del acceso a memoria en multiprocesadores vectoriales.
CN1153456C (zh) * 1998-03-04 2004-06-09 皇家菲利浦电子有限公司 水印检测的方法和设备
US6507629B1 (en) * 1998-04-07 2003-01-14 Sony Corporation Address generator, interleave unit, deinterleave unit, and transmission unit
JP3807582B2 (ja) 1999-02-18 2006-08-09 株式会社ルネサステクノロジ 情報処理装置及び半導体装置
US6625721B1 (en) * 1999-07-26 2003-09-23 Intel Corporation Registers for 2-D matrix processing
US6647484B1 (en) * 2000-09-19 2003-11-11 3 Dsp Corporation Transpose address mode in general purpose DSP processor
US8145877B2 (en) 2008-03-31 2012-03-27 Xilinx, Inc. Address generation for quadratic permutation polynomial interleaving
US8219782B2 (en) * 2008-09-18 2012-07-10 Xilinx, Inc. Address generation
US8205123B2 (en) * 2008-12-04 2012-06-19 Lsi Corporation Interleaver and de-interleaver for iterative code systems
JP5633122B2 (ja) * 2009-06-16 2014-12-03 富士通セミコンダクター株式会社 プロセッサ及び情報処理システム
CN102279726B (zh) * 2010-06-11 2013-06-19 联芯科技有限公司 一种对数据的寻址控制方法和装置
US9201899B2 (en) * 2011-10-14 2015-12-01 Panasonic Intellectual Property Management Co., Ltd. Transposition operation device, integrated circuit for the same, and transposition method
US20150071021A1 (en) * 2013-09-11 2015-03-12 Oracle International Corporation Accessing independently addressable memory chips
CN103760525B (zh) * 2014-01-06 2017-01-11 合肥工业大学 一种补齐式原地矩阵转置方法

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR1586706A (ja) * 1968-09-19 1970-02-27
US3996559A (en) * 1974-11-07 1976-12-07 International Business Machines Corporation Method and apparatus for accessing horizontal sequences, vertical sequences and regularly spaced rectangular subarrays from an array stored in a modified word organized random access memory system
US4051551A (en) * 1976-05-03 1977-09-27 Burroughs Corporation Multidimensional parallel access computer memory system
US4069970A (en) * 1976-06-24 1978-01-24 Bell Telephone Laboratories, Incorporated Data access circuit for a memory array
IT1084325B (it) * 1977-06-30 1985-05-25 Elsag Procedimento ed apparecchio per la rotazione di una matrice di datibinari, particolaremente destinati all'impiego come utilita' di memoria a duplice modo di accesso per calcolatori elettronici.

Also Published As

Publication number Publication date
US4370732A (en) 1983-01-25
JPS5755478A (en) 1982-04-02
EP0047842B1 (en) 1986-10-01
EP0047842A2 (en) 1982-03-24
EP0047842A3 (en) 1984-07-04
DE3175413D1 (en) 1986-11-06

Similar Documents

Publication Publication Date Title
JPS6126712B2 (ja)
JP5658556B2 (ja) メモリ制御装置、及びメモリ制御方法
US8341362B2 (en) System, method and apparatus for memory with embedded associative section for computations
US5396641A (en) Reconfigurable memory processor
JP5575997B1 (ja) 半導体装置及び半導体装置に対するエントリアドレス書き込み／読み出し方法
US20190287582A1 (en) Data processing method and data processing system for scalable multi-port memory
CN113419705A (zh) 存内乘加计算电路、芯片、计算装置
US20190332313A1 (en) Data buffer processing method and data buffer processing system for 4r4w fully-shared packet
KR20020086542A (ko) 비정렬 접근을 지원하는 메모리 장치
WO2013097223A1 (zh) 多粒度并行存储系统与存储器
JP3074229B2 (ja) 画像回転回路
WO2013097228A1 (zh) 多粒度并行存储系统
JPS63201851A (ja) バッファ記憶アクセス方法
JP3177996B2 (ja) ニューロプロセッサ
US20140089370A1 (en) Parallel bit reversal devices and methods
US4559611A (en) Mapping and memory hardware for writing horizontal and vertical lines
Harper A multiaccess frame buffer architecture
US20040186869A1 (en) Transposition circuit
JP3124852B2 (ja) データ移動回路及びアドレス配列
JPH0214364A (ja) 多次元配列の一次元記憶空間への写像・参照方式
JP2855899B2 (ja) 機能メモリ
JPS6058503B2 (ja) デ−タ処理制御方式
JPS6027047A (ja) デ−タ処理装置
EP0741902A1 (en) Improved memory devices
JPS59206960A (ja) メモリアドレス制御装置