JPH0214364A - 多次元配列の一次元記憶空間への写像・参照方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ページング方式により仮想化された階層記憶
システムを備えるベクトル計算機における多次元配列デ
ータの写像・参照方式に関するものである。

〔従来の技術〕

配列の宣言をＡ（ｄｉ、ｄ２．−−一、ｄｎ）：Ｓとす
る（ｎ≧１）。八は配列基、ｄ１〜ｄｎは寸法宣言子で
あり、寸法宣言子ｄｉはＬｉ二Ｈｉのベアで記述される
。Ｌｉは下限値を、Ｈｉは上限値を示す。１ｄ１１を寸
法宣言子ｄｉの寸法と呼び、Ｈｉ−Ｌｉ＋１に等しい。

配列要素が占める記憶単位はＳバイトとする。

さらにプロゲラばフグ言語上で宣言された配列に対して
言語処理系（コンパイラ、インタプリタ等）が決定する
、配列データ記憶領域の起点アドレスをｂとする。ｂは
、配列要素Ａ（Ｌｌ、Ｌ２゜−−−、Ｌｎ）を指すアド
レスと等価である。以下、上記で与えた記号を説明のた
めに用いる。

従来の配列要素Ａ（Ｊｌ　、Ｊ２、−−−　、Ｊｎ　）
への参照法は下記に示す計算式により与えられる。

（Ｊｌ−Ｌ１＋１ｄｌｌメ（Ｊ２−Ｌ２＋１ｄ２１）Ｘ
（−−−１ｄｎ−１１Ｘ（Ｊｎ−Ｌｎ）−−−）Ｘｓ＋
ｂこの多次元配列の一次元記憶への写像法及び参照法は
、比較的単純な算出法で一次元アドレスに変換できるた
め、多くのプログラミング言語で採用されている。配列
の添字から一次元アドレスの算出は、コンパイル時もし
くは通常の計算機が備えている加減算器、乗算器を用い
て実行時に計算される。

第６図（ａ）に二次元配列を例として従来の多次元配列
の写像法を示す。従来の写像法は縦割り的である。Ａ（
１：４，１：４）を例とすると、Ａ（ｉ、ｊ）に対する
参照は計算式（ｉ−１＋４＊−（ｊ−１））米ｓ＋ｂに
より求められる。

これＫよシ、−次元空間上での配列要素の並びは第６図
（ｂ）のようになる。配列データを用いてプロゲラばン
グを行なう場合の典型的な配列要素への参照パターンは
、Ａ（ｉ、ｊ）に対してｉやｊを変化させて参照するル
ープを構成する場合であるが、第６図（ｂ）かられかる
ように、添字ｉを＋１もしくは−１ずらして配列Ａに参
照することは一次元記憶上では連続した記憶領域への参
照になるのに対して、添字ｊを＋１もしくは−１ずらし
て配列人に参照することは、−次元記憶上では不連続な
記憶領域への参照となる。

〔発明が解決しようとする課題〕

上述した従来の多次元配列の一次元記憶空間への写像法
及び参照法は、展開された一次元記憶空間がページング
方式による仮想記憶空間で実現されている場合に問題を
生ずる。

仮想記憶システムは参照の局所性を利用し、定義された
記憶空間は二次記憶装置に確保し、実際に現在参照され
ている記憶ページのみを主記憶に配置することで主記憶
の有効利用を計っている。

仮想記憶システムが有効に作用するためには前提条件と
して参照の局所性が成シ立たなければならない。多次元
配列を従来の方法で一次元記憶空間に写像及び参照する
ことは、この局所性に反する場合がある。

第６図（ｂ）は配列Ａ（１：４，１：４）がページング
方式による仮想記憶空間上に展開されている様子をも示
している。第６図（ｂ）においてページ・サイズは配列
Ａの要素４個分に等しい。計算機の処理装置がある時間
間隔τ中に配列要素４個を参照したとする。この参照が
Ａ　（ｉ＋　１　）　！　＝１−４であるならばこの間
に参照される記憶ページは１ページであるが、この参照
がＡ（ｌｌ　Ｊ　）　Ｊ　＝１．４であるならばこの間
に参照される記憶ページは４ページに渡る。明かに後者
の参照は局所性に欠き、主記憶に配列Ａ全体が入りきら
ない場合、主記憶−二次記憶装置間で転送されるページ
数が増大する。平均的にみても必要となる主記憶ページ
数は２．５であり、Ａ（ｉ、ｊ）ｊ＝１．４のような参
照によって必要となる主記憶ページ数は増大する。

このような現象によるプログラムの実行時間増大、性能
低下は、大規模な配列を用いる科学技術計算プログラム
にしばしばあられれ、ワーキング・セット異常の一つと
されている。この現象を避けるためには、従来プログラ
ムのコーディング法やアルゴリズムの設計段階において
記憶参照の局所性が保たれるように注意深く設計をすす
める方法が一般的であシ、プログラム作成を困難なもの
にしている。

そこで、比較的どのような参照パターンに対しても記憶
参照の局所性の高い写像法が必要となる。

これに関しては、サブマトリ、ジス法もしくはブロック
化法と呼ばれる方式がある。第５図（ａ）にブロック化
法により多次元配列を一次元記憶空間に写像する例とし
て、二次元配列を一次元化する方法を示す。

この方式では元の二次元配列の部分配列を一つのブロッ
クとして扱い、ブロックに関する写像と、ブロック内の
写像とを独立に行なう。例として配列Ａ（１：４，１：
４）を部分配列２米２で写像した場合の一次元記憶空間
上での様子を第５図（ｂ）に示す。

第５図（ｂ）においてページ・サイズは配列人の要素４
個分に等しい場合を示している。計算機の処理装置があ
る時間間隔τ中に配列要素４個を参照したとする。この
参照がＡ（ｉ　、１）ｉ＝１．４であるならばこの間に
参照される記憶ページは２ページであり、この参照がＡ
（１，ｊ）ｊ＝１　。

４である場合もこの間に参照される記憶ページは２ペー
ジである。先にあけた従来の写像法と比べるとＡ（ｉ、
１）ｉ＝１．４の場合の必要主記憶ページ数が１から２
に増加したかわりに、Ａ（１゜ｊ）、ｉ＝ｉ、４の場合
の必要主記憶ページ数が４から２に減少している。平均
的には２ページの主記憶ページが必要であり、従来の写
像法よりも低く押さえられている。

以上、ブロック化写像法の有効性を示したが、ブロック
化法は従来法式と比べ多次元空間から一次元空間への写
像コストが高く、その変換にはビットフィールドの切出
し等が含まれ、従来のようにソフトウェアにより変換を
行うことには問題がある。また、単純なブロック化写像
法は、同時に複数のメモリアクセスを処理するベクトル
計算機に適用した場合バンク競合を引き起こす。バンク
競合を起こしにくい形の写像、競合回避の制御方式など
が問題となる。

〔課題を解決するための手段〕

本発明の方式は、複数のメモリバンク、各メモリバンク
へアドレスを供給するネットワークおよび複数のメモリ
参照要求が同時刻に同一バンクに集中することを解決す
るバンク競合解決回路から構成されてなるベクトル計算
機用メモリシステムにおける多次元配列の一次元記憶空
間への写像・参照方式において、 多次元配列の各添字値を保持する第１の手段と、各次元
の添字寸法を保持する第２の手段を有し、上記第１の手
段によって保持されている各添字値のブロックアドレス
部と第２の手段によって保持されている添字寸法のブロ
ックアドレス部の積和から生成された一次元記憶空間の
プロ、クアドレスと、上記第１の手段によって保持され
ている添字値のブロック内アドレス部の加算によシ生成
された回転置換された一次元記憶空間内のブロック内ア
ドレスを用いて、複数のメモリバンクに対して同時にア
クセスすることを特徴とする。

〔実施例〕

以下、図面を参照しながら本発明の実施例について説明
する。

第１図は本発明による多次元配列の一次元記憶空間への
写像・参照方式により、三次元の添字アドレスから一次
元添字アドレスを生成する装置の一実施例である。

第１図において、ｌはメモリアクセスに関するボート競
合／バンク競合解決回路、２はメモリモジュールへのア
ドレス送出を行うボート回路（＃Ｏから＃Ｎ−１のＮ個
、但しＮは２のべき乗）、３は複数のボートから送出さ
れたメモリアクセス要求が主記憶不在（ページファルト
）を発生していないかどうかを判定し、主記憶中に目的
ページがある場合はアドレスネットワークを介してメモ
リモジュールにアドレスを分配するアドレス変換／アド
レス・ネットワーク、４は記憶装置を構成するメモリバ
ンク、５〜１２はレジスタである。

第２図にボート競合／バンク競合解決回路ｌの詳細、第
３図にボート回路２の詳細を示す。

配列宣言Ａ（Ｎｌ　、Ｎ２　、Ｎ３）：二Ｓを部分配列
Ａ　ｓｕｂ　（ｎ　１　ｒ　ｎ　２　ｒ　ｎ　３　）で
ブロック化し、参照起点Ａ　（ｉｌ　Ｊ　、ｋ）から要
素間距離Ａｄｉｓｔ（ａｌ、ｃｉｚ、ｃｌｓ）でベクト
ルアクセスする場合、レジスタ５には配列Ａの起点アド
レス、レジスタ６にはブロックサイズｒｌＮ２１／ｎ２
Ｊ、レジスタ７にはブロックサイズ「１Ｎ３１／ｎ３Ｊ
、レジスタ８には参照起点１ルジスタ９には参照起点ｊ
ルジスタ１０には参照起点にルジスタ１１には要素間距
離ｄ１、レジスタ１２には要素間距離ｄ２、レジスタ１
３には要素間距離ｄ３、がセットされる。

次に本実施例における各種パラメタの関係を示す。

・あるメモリモジー−ル＃Ｐに属するメモリバンク番号
（ｉ：メモリバンク番号、Ｏ≦１）は、（ｉｍｏｄＮ）
が＃Ｐに等しいバンクである。

・各メモリバンクのデータ幅は配列要素占める記憶サイ
ズＳに等しいものとし、各ユニットが生成するアドレス
は記憶サイズＳ単位のアドレスとする。

・ベクトルとして連続アクセスする要素数は２のべき乗
に等しいものとする。

・全バンク数は２のべき乗に等しいものとする。

・全ボート数は２のべき乗に等しいものとする。

・バンクのサイクル時間に対応するクロック数は２のべ
き乗に等しいものとする。

・全バンク数は、（バンクサイクルタイムのクロ、り数
）×（全ボート数）に等しいものとする。

・ページサイズは２のべき乗に等しく、がっ、（全バン
ク数）ＸＳに等しいか、小さいものとする。

次に第１図〜第３図を用いて本実施例の動作を、ボート
競合／バンク競合解決処理、ボートからのアドレス送出
処理に分けて説明する。

・ボート競合／バンク競合解決処理 この処理過程は、レジスタ８〜１３がボート競合／バン
ク競合解決回路ｌに送られボート回路２への出力信号１
４〜１７を生成するものであり、第２図を用いて説明す
る。

先ず、配列Ａの参照起点Ａ　（’　＋　Ｊ　＋　ｋ）の
各添字値はレジスタ８〜１０を介して添字ｉは１９、添
字ｊは２０、添字には２１に初期設定される。

他方、ベクトルアクセスするための配列要素間距離Ａｄ
ｉｓｔ（ｄｉ　、ｄ２．ｄ３）の各添字距離はレジスタ
１１〜１３を介して３人力加算器２５の入力となるとと
もに、添字距離ｄｌはシフタ２２の入力、添字距離ｄ２
はシフタ２３の入力、添字距離ｄ３はシフタ２４の入力
となる。３人力加算器２５の出力は、同時にアクセスす
る要素数の決定回路２６の入力となる。同時にアクセス
する要素数の決定回路２６の出力信号は１７と３６の二
程類あり、各出力信号の値は次式によって定まる。

（１７の出力値）＝最大値（１０ｇｚ（全ボート数Ｎ　
）　−（２６，の回路への入力値の下位ピットから００
”が連続する数）、０） （３６の出力値゛）＝（バンク・サイクル・タイム）×
（１７の出力値） ８゜（５：庁Ｓ企り肘用） ／（全バンク数） 同時にアクセスする要素数の決定回路２６の出力１７は
シフタ２２〜２４に送られ、シフタはレジスタ１１〜１
３の入力である添字距離ｄｉ−ｄ３を出力信号１７の入
力（同時にアクセスする要素数の決定回路の出力信号）
に従って左シフトし、加算器２７〜２９０入力とする。

また、決定回路２６の出力信号１７はボート回路２にも
送られる。

結果として得られる出力信号１４〜１６は下表のように
なる。出力信号１７をＮ′とすると、同時に処理される
要素数は２Ｎ′個であり、出力信号１４〜１６は（ｉ、
Ｊ＃ｋ）を２Ｎ′個単位のアクセス開始起点の初期値と
して、　Ｎ１個処理後の次の開始起点を順次生成してい
く。

時刻の変化（ｔｏ、ｔｌ、ｔｌ、−−−）の間隔Δｔは
同時にアクセスする要素数の決定回路２７の出力信号１
７によって決定され、レジスタ１９〜２１の出力信号は
、出力信号３６で指定されたＴ数毎に、ｔｏからｔ１時
刻の出力へ、ｔｌがら１２２時刻出力へと切り換えられ
る。

ボート回路は、この出力信号１４〜１６の開始起点信号
切り換えられる度、順次、新しい開始起点信号を基に各
ボートがアクセスすべき−次元記憶空間でのアドレスを
生成し、メモリモジュールへ送出する。

・ボートからのアドレス送出処理 この処理過程は、レジスタ５〜７．１１−１３の内容と
ボート競合／バンク競合解決回路ｌの出力信号１４〜１
７を各ボート回路の入力信号として、アドレスネットワ
ークを介して複数のメモリバンクから構成されるメモリ
モジュール４にアクセスするアドレスを送出するもので
あり、全てのボート回路２が同じ動作を行う、以下任意
のボート＃Ｐに関して第３図を用いて説明する。

先ず、同時にアクセスする要素数の入力信号１７はボー
ト活性化回路３６に送られ、自ポー１４Ｐが動作するべ
きかどうかを決定する。決定の方法は、入力信号１７の
値をＮ′とすると下記のようになる。

ｘＦ（＃Ｐ≦２”）ＴＨＥＮ 動作する ＬＳＥ 動作しない ＥＮＤ　　ＩＦ 以降の動作は、ボート活性化回路３０の決定がゝゝ動作
する“となった場合に行われるものである。

次にレジスタ３１〜３３には自ボートがアクセスする配
列Ａの添字がセットされる。時刻ｔｘにおける２Ｎ１個
単位のアクセス開始起点１４〜１６の値は（ｉ＋ｄｌＸ
２”Ｘｘ、ｊ＋ｄｌＸ２”Ｘｘ。

ｋ＋ｄｌＸ２”ＸＸ　）でちゃ、レジスタ３１〜３３に
セットされる値は（（ｉ＋ｄ　Ｉ　Ｘ２Ｎ′Ｘｘ　）＋
（ｄｉ×＃Ｐ）、（ｊ＋ｄｌｘ２”ｘｘ）＋（ｄｌｘ＃
Ｐ）、（ｋ＋ｄｌＸ２　　ＸＸ）＋（ｄｌＸ＃Ｐ））と
なる。

次に、６〜７と３１〜３３のレジスタの値からレジスタ
３４の値を求める過程が、多次元配列を一次元メモリ空
間上に変換写像する処理である。

レジスタ３１〜３３のブロックアドレス部から一次元記
憶空間上のブロック番号が、ブロック３１〜３３内アド
レス部から一次元記憶空間上のブロック内アドレスが求
められる。ここでレジスタ３３のブロック内アドレス部
のビット幅は全バンク数を表現するビット幅に等しい。

最後に、レジスタ３４の一次元記憶空間上のアドレスと
配列Ａの起点アドレス（レジスタ５の内容）から最終的
なアドレス（レジスタ３５の内容）が決定される。最終
的なアドレスは、モジー−ル内アドレスを示す出力信号
１８とモジー−ル番号を示す出力信号１９から構成され
、出力信号１９はアドレスネットワークのスイッチング
に用いられ、モジュール内アドレス（出力信号１８）が
アドレスネットワークを通して送られる。

以上、第１〜３図を用いて、ボート競合／バンク競合解
決回路１とボート回路２の動作を説明した。結果として
得られる一次元記憶空間上での配列の写像例を第４図に
示す。

第４図において、メモリバンク数は１６、配列要素が占
める記憶サイズは８バイトとしている。

バンクサイクルタイムがボートサイクルタイムに等しけ
れば、ボート数は２，４，８．１６の倒れでも構わない
。

配列Ａ（ｊ、ｊ、ｋ）に対して、Ａｄｉｓｔ　（ｄ　１
　。

ｄ２　、ｄ３）でベクトルアクセスする場合、ボート数
を１６、バンクサイクルタイムをＩＴとして例をあげる
と、 ・ｄｌ＝ｌ　、ｄ２＝０　、ｄ３＝ｏの場合、Ｎ′＝４
、同時アクセス数は１６個 ・ｄｌ＝０　、ｄ２＝ｌ　、ｄ３＝０の場合、Ｎ′＝４
、同時アクセス数は１６個 ・ｄｌ＝１　、ｄ２＝０　、ｄ３＝２の場合、Ｎ′＝４
、同時アクセス数は１６個 ・ｄｌ＝１　、ｄ２＝１　、ｄ３＝ｏの場合、Ｎ′−３
、同時アクセス数は８個 となる。

〔発明の効果〕

以上述べたように、本発明は、参照する配列要素を指す
各次元の添字値を保持するレジスタと各次元の添字寸法
を保持するレジスタを有し、添字値を保持するレジスタ
のブロックアドレス部と添字寸法を示すレジスタの積和
から一次元記憶空間のブロックアドレスを生成し、添字
値を保持するレジスタのブロック内アドレス部の加算に
よシ回転置換された一次元記憶空間のブロック内アドレ
スを生成する、多次元配列のブロック化アドレッシング
装置をベクトル計算機内に設けることにより、多次元配
列の一次元記憶空間への写像／参照をブロック化して行
い、ベージング方式による仮想記憶システムの主記憶−
二次記憶装置間のページ転送回数を低減し、パンク衝突
を避けるとともに、従来の写像方式と同程度の時間コス
トによシ写像することが可能なメモリシステムを提供し
ている。

【図面の簡単な説明】

第１図は本発明の一実施例を示す図、第２図は本実施例
におけるボート競合／パンク競合解決回路の詳細図、第
３図は本実施例におけるボート回路の詳細図、第４図は
本実施例によるブロック化写像法による三次元配列の写
像図、第５図は従来のブロック化写像法による二次元配
列の写像図、第６図は従来のフォートラン的写像法によ
る二次元配列の写像図をそれぞれ示す。 ｌ・・・・・・ボート競合／パンク競合解決回路、２・
・・・・・ボート回路、３・・・・・・アドレス変換／
アドレス・ネットワーク、４・・・・・・メモリモジュ
ール、５〜１３゜２０〜２２．３１〜３３，３４．３５
・・・・・・レジスタ、２３〜２５・・・・・・シフタ
、２６．２８〜３０・・・・・・加算器、２７・・・・
・・決定回路、３６・・・・・・ボート活性化回路。 代理人　弁理士　　内　原　　　晋 第１図 ８〜ノ３゛入力信号 ７４〜１７：　　土カイ言号 第２図 ′ε バシクＯ 粥６区 、ｃ＝Ｉ、４ ♂＝１．４

Claims (1)

【特許請求の範囲】
1. 複数のメモリバンク、各メモリバンクへアドレスを供給
   するネットワークおよび複数のメモリ参照要求が同時に
   同一バンクに集中することを解決するバンク競合解決回
   路から構成されてなるベクトル計算機用メモリシステム
   における多次元配列の一次元記憶空間への写像・参照方
   式において、多次元配列の各添字値を保持する第１の手
   段と、各次元の添字寸法を保持する第２の手段を有し、
   上記第１の手段によって保持されている各添字値のブロ
   ックアドレス部と第２の手段によって保持されている添
   字寸法のブロックアドレス部の積和から生成された一次
   元記憶空間のブロックアドレスと、上記第１の手段によ
   って保持されている添字値のブロック内アドレス部の加
   算により生成された回転置換された一次元記憶空間内の
   ブロック内アドレスを用いて、複数のメモリバンクに対
   して同時にアクセスすることを特徴とする多次元配列の
   一次元記憶空間への写像・参照方式。