JPS59206960A - メモリアドレス制御装置 - Google Patents
メモリアドレス制御装置Info
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- JPS59206960A JPS59206960A JP8195483A JP8195483A JPS59206960A JP S59206960 A JPS59206960 A JP S59206960A JP 8195483 A JP8195483 A JP 8195483A JP 8195483 A JP8195483 A JP 8195483A JP S59206960 A JPS59206960 A JP S59206960A
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- JP
- Japan
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- address
- memory
- memory bank
- displacement
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、バンク分けされたメモリ装置内に規則的に
配列されたデータの読出し／書込み処理を、高速度で行
う様にしたメモリアドレス制御装置に関するものである
。
配列されたデータの読出し／書込み処理を、高速度で行
う様にしたメモリアドレス制御装置に関するものである
。
従来この種のデータの読出し／書込み処理は、電子計算
機の演算処理装置とメモリコントローラとによって行わ
れていた。第１図は従来の複数のメモリバンクを持つ電
子計算機におけるデータの読出し／書込み処理機構を示
すブロック構成図である。図において、１は、例えば８
つのメモリバンク３−１〜３−８内に格納されたデータ
に対して演算処理を行う演算処理装置、２は演算処理装
置１からのメモリアクセス要求を該当する各メモリバン
ク３−１〜３−８に振り分けるメモリコントローラであ
る。各メモリバンク３−１〜３−８は独立に読出し／書
込み可能なメモリバンクであり、メモリバンク３−１か
ら順次に０．１，２．・・・７とバンク番号が付けられ
ている。演算処理装置１がメモリをアクセスする場合の
番地は、下位３ビツトがバンク番号を示し、それ以外の
上位ビットはバンク内の番地を示す。
機の演算処理装置とメモリコントローラとによって行わ
れていた。第１図は従来の複数のメモリバンクを持つ電
子計算機におけるデータの読出し／書込み処理機構を示
すブロック構成図である。図において、１は、例えば８
つのメモリバンク３−１〜３−８内に格納されたデータ
に対して演算処理を行う演算処理装置、２は演算処理装
置１からのメモリアクセス要求を該当する各メモリバン
ク３−１〜３−８に振り分けるメモリコントローラであ
る。各メモリバンク３−１〜３−８は独立に読出し／書
込み可能なメモリバンクであり、メモリバンク３−１か
ら順次に０．１，２．・・・７とバンク番号が付けられ
ている。演算処理装置１がメモリをアクセスする場合の
番地は、下位３ビツトがバンク番号を示し、それ以外の
上位ビットはバンク内の番地を示す。
次に、上記第１図の動作について説明する。好適な例と
して、行単位で格納されている行列の列和金とる場合等
を考えて、読出すべきデータ群が番地０（第１メモリパ
ンク３−１の番地０）から９番地ごとに格納されている
場合について述べる。
して、行単位で格納されている行列の列和金とる場合等
を考えて、読出すべきデータ群が番地０（第１メモリパ
ンク３−１の番地０）から９番地ごとに格納されている
場合について述べる。
まず、演算処理装置１は最初のデータの読出しのために
、番地Ｏと読出し要求をメモリコントローラ２へ送る。
、番地Ｏと読出し要求をメモリコントローラ２へ送る。
これを受けて、メモリコントローラ２は該当するメモリ
バンク３−１がアクセス可能であるかを調べ、可能でお
ればバンク内番地０と読出し要求を送る。次いで、演算
処理装置１は次のデータの番地、すなわち、８番地（第
１メモリパンク３−２の番地１）を計算し、上記と同様
にメモリコントローラ２へ番地８と読出し要求を送り、
メモリコントローラ２も同様にメモリバンク３−２に対
し番地１と読出し要求を出す。以上の様な動作を、すべ
てのデータが読出されるまで繰り返すことにより、必要
なデータに対する処理が完了する。なお、読出されたデ
ータは、後続のデータアクセスと並行して演算処理装置
１に転送されて演算処理される。
バンク３−１がアクセス可能であるかを調べ、可能でお
ればバンク内番地０と読出し要求を送る。次いで、演算
処理装置１は次のデータの番地、すなわち、８番地（第
１メモリパンク３−２の番地１）を計算し、上記と同様
にメモリコントローラ２へ番地８と読出し要求を送り、
メモリコントローラ２も同様にメモリバンク３−２に対
し番地１と読出し要求を出す。以上の様な動作を、すべ
てのデータが読出されるまで繰り返すことにより、必要
なデータに対する処理が完了する。なお、読出されたデ
ータは、後続のデータアクセスと並行して演算処理装置
１に転送されて演算処理される。
ところで、従来の規則的に格納されたデータ群の読出し
用のアドレス生成は、上記した様に、演算処理装置１と
メモリコントローラ２によって逐次的に行われていたの
で、高速化がしにくいという欠点があった。また、番地
を送るラインを共通化して番地をブロードキャストでき
る様にした場合でも、上述した例の様に、各メモリバン
ク３−１〜３−８に与えられる番地が異なる場合には、
効果的で無いという欠点があった。
用のアドレス生成は、上記した様に、演算処理装置１と
メモリコントローラ２によって逐次的に行われていたの
で、高速化がしにくいという欠点があった。また、番地
を送るラインを共通化して番地をブロードキャストでき
る様にした場合でも、上述した例の様に、各メモリバン
ク３−１〜３−８に与えられる番地が異なる場合には、
効果的で無いという欠点があった。
この発明は、上記の様な従来のものの欠点を除去する目
的でなされたもので、アクセスされる番地の繰り返しパ
ターンにしたがって、該当する複数の各メモリバンクに
対して同時にアドレスを供給することにより、データの
読出し／書込み処理ｊ− を、高速度で行うことができる様にしたメモリアドレス
制御装置を提供するものである。
的でなされたもので、アクセスされる番地の繰り返しパ
ターンにしたがって、該当する複数の各メモリバンクに
対して同時にアドレスを供給することにより、データの
読出し／書込み処理ｊ− を、高速度で行うことができる様にしたメモリアドレス
制御装置を提供するものである。
以下、この発明の一実施例について説明する。
第２図はこの発明の一実施例であるメモリアドレス制御
装置を示すブロック構成図である。図において、１は演
算処理装置、３−１〜３−８は８つのメモリバンクであ
り、演算処理装置１は各メモリバンク３−１〜３−８内
に格納されたデータに対して演算処理を行う。４はメモ
リアドレス制御装置、５は各メモリバンク３−１〜３−
８の繰り返しの基準となるメモリバンクに供給する番地
を発生する基準番地生成回路、６は各メモリバンク３−
１〜３−８の基準メモリバンクに対するアクセスされる
番地の変位を計算する変位計算回路、７−１〜７−８は
ブロードキャストされた基準番地生成回路５の出力に変
位計算回路６の出力を加算し、各メモリバンク３−１〜
３−８に供給する番地を作る加算器、８は変位計算回路
６によって計算されるアクセス可能にしたがって、入出
力デ ４− −タの順序を制御する入出力順序制御回路であり、メモ
リアドレス制御装置４は、基準番地生成回路５、変位計
算回路６．各加算器７−１〜７−８から構成される。
装置を示すブロック構成図である。図において、１は演
算処理装置、３−１〜３−８は８つのメモリバンクであ
り、演算処理装置１は各メモリバンク３−１〜３−８内
に格納されたデータに対して演算処理を行う。４はメモ
リアドレス制御装置、５は各メモリバンク３−１〜３−
８の繰り返しの基準となるメモリバンクに供給する番地
を発生する基準番地生成回路、６は各メモリバンク３−
１〜３−８の基準メモリバンクに対するアクセスされる
番地の変位を計算する変位計算回路、７−１〜７−８は
ブロードキャストされた基準番地生成回路５の出力に変
位計算回路６の出力を加算し、各メモリバンク３−１〜
３−８に供給する番地を作る加算器、８は変位計算回路
６によって計算されるアクセス可能にしたがって、入出
力デ ４− −タの順序を制御する入出力順序制御回路であり、メモ
リアドレス制御装置４は、基準番地生成回路５、変位計
算回路６．各加算器７−１〜７−８から構成される。
第３図は、第２図のメモリアドレス制御装置における要
部を成す基準番地生成回路と変位計算回路を詳細に示す
ブロック構成図である。図において、９，１０．１１は
それぞれ演算処理装置１から送られて来る開始番地、終
了条件、アクセスする番地間隔を保持するためのレジス
タである。第３図に示す基準番地生成回路５において、
１２は基準となるメモリバンクに供給するバンク内番地
を保持する基準番地レジスタ、１３は基準番地レジスタ
１２の内容と終了条件のレジスタ１０との内容を比較し
、終了判定を行う終了判定回路、１４は番地間隔のレジ
スタ１１の内容ｋ、ＬＳＢ（ＬｅａａｔＳｉｇｎｉｆｉ
ｃａｎｔ Ｂｉｔ ） に１が来るまで最大３ビツト
右にシフトすることによって、基準番地の増分を計算す
る基準番地増分生成回路、１５は基準番地レジスタ１２
の内容を基準番地増分生成回路１４の出力分だけ加算す
る加算器である。また、第３図に示す変位計算回路６に
おいて、１６はメモリアクセスの繰り返しパターンにお
ける各メモリバンク３−１〜３−８のアクセス順序を保
持した７ビツト×８のＲＯＭ（Ｒｅａｄ ０ｎｌｙ Ｍ
ｅｍｏｒｙ）、１７はアクセス番地間隔が１〜８（メモ
リバンクの数）の場合の各メモリバンク３−１〜３−８
の変位（基本パターン）を保持した７ビツト×８のＲＯ
Ｍ。
部を成す基準番地生成回路と変位計算回路を詳細に示す
ブロック構成図である。図において、９，１０．１１は
それぞれ演算処理装置１から送られて来る開始番地、終
了条件、アクセスする番地間隔を保持するためのレジス
タである。第３図に示す基準番地生成回路５において、
１２は基準となるメモリバンクに供給するバンク内番地
を保持する基準番地レジスタ、１３は基準番地レジスタ
１２の内容と終了条件のレジスタ１０との内容を比較し
、終了判定を行う終了判定回路、１４は番地間隔のレジ
スタ１１の内容ｋ、ＬＳＢ（ＬｅａａｔＳｉｇｎｉｆｉ
ｃａｎｔ Ｂｉｔ ） に１が来るまで最大３ビツト
右にシフトすることによって、基準番地の増分を計算す
る基準番地増分生成回路、１５は基準番地レジスタ１２
の内容を基準番地増分生成回路１４の出力分だけ加算す
る加算器である。また、第３図に示す変位計算回路６に
おいて、１６はメモリアクセスの繰り返しパターンにお
ける各メモリバンク３−１〜３−８のアクセス順序を保
持した７ビツト×８のＲＯＭ（Ｒｅａｄ ０ｎｌｙ Ｍ
ｅｍｏｒｙ）、１７はアクセス番地間隔が１〜８（メモ
リバンクの数）の場合の各メモリバンク３−１〜３−８
の変位（基本パターン）を保持した７ビツト×８のＲＯ
Ｍ。
１８−１〜１８−７はアクセス順序のＲＯＭｌ６の各出
力に番地・間隔のレジスタ１１の下位３ビツトヲ除いた
ものを乗する乗算器、１９−１〜１９−７は対応する各
乗算器１８−１〜１８−７の出力と基本パターンのＲＯ
Ｍｌ７の出力を加算する加算器、２０はアクセスの開始
番地に合わせて変位出力を右シフトしてゆき、ＬＳＢか
らＭＳ Ｂ （Ｍｏｓｔ Ｓ １ｇｎ１ｆｉｃａｎｔＢ
ｉｔ）にシフトされる時に１を加えるシフト回路である
。基本パターンのＲＯＭｌ７の出力が−１のものに対し
ては、各加算器１９−１〜１９−７ 、シフト回路２０
は共に−１を出力し、各加算器７−１〜７−８に−１が
入力されることにより、対応する ７− 各メモリバンク３−１〜３−８へのアドレス入力は抑制
される。
力に番地・間隔のレジスタ１１の下位３ビツトヲ除いた
ものを乗する乗算器、１９−１〜１９−７は対応する各
乗算器１８−１〜１８−７の出力と基本パターンのＲＯ
Ｍｌ７の出力を加算する加算器、２０はアクセスの開始
番地に合わせて変位出力を右シフトしてゆき、ＬＳＢか
らＭＳ Ｂ （Ｍｏｓｔ Ｓ １ｇｎ１ｆｉｃａｎｔＢ
ｉｔ）にシフトされる時に１を加えるシフト回路である
。基本パターンのＲＯＭｌ７の出力が−１のものに対し
ては、各加算器１９−１〜１９−７ 、シフト回路２０
は共に−１を出力し、各加算器７−１〜７−８に−１が
入力されることにより、対応する ７− 各メモリバンク３−１〜３−８へのアドレス入力は抑制
される。
次に、上記したこの発明のメモリアドレス制御装置の動
作について説明する。上記した従来装置の場合と同様に
、読出すべきデータが番地Ｏから９番地ごとに格納され
ている場合について述べる。
作について説明する。上記した従来装置の場合と同様に
、読出すべきデータが番地Ｏから９番地ごとに格納され
ている場合について述べる。
まず、演算処理装置１はメモリアドレス制御装置４に対
して読出し開始番地「Ｏ」、終了条件（例えば終了番地
９９９ ） 、読出す番地間隔「９」を送り、これらは
それぞれ開始番地のレジスタ９．終了条件のレジスタ１
０２番地間隔のレジスタ１１に格納される。次いで、変
位計算回路６に番地間隔のレジスタ１１の下位３ビツト
、すなわちｒ ００１ Ｊが入力され、これによってア
クセス順序のＲＯＭｌ６と基本パターンのＲＯＭｌ７の
第１行目、すなわちｒ １，２，３，４，５，６，７Ｊ
とｒｏ、０，０，０，０．Ｏ，ＯＪが選択されて出力さ
れる。この出力を受けて、各乗算器１８−１〜１８−７
では、番地間隔のレジスタ１１の上位ビット（下位３ビ
ツト以外）「０・・・・・・０１」がアクセス順序のＲ
ＯＭ１６の出力に乗算されて「１．２，３，４，５，６
，７Ｊが計算され、各加算器１９−１〜１９−７によっ
てその出力と基本パターンのＲＯＭ１７の出力が加えら
れる。この結果、シフト回路２０にはｒｏ、１．２，３
，４，５，６，７Ｊが入力されるが、開始番地のレジス
タ９の下位３ビツトはｒ ０００ Ｊであるためにシフ
ト動作は行われず、結局、変位計算回路６の出力として
はｒＯ，１，２，３，４，５，６，７Ｊが各加算器７−
１〜７−８に送られる。以上の動作と並行して基準番地
生成回路５では、開始番地のレジスタ９の上位ビット（
下位３ビツト以外のメモリバンク内番地を示す）「０・
・−・・００」が基準番地レジスタ１２にセットされる
と共に、基準番地増分生成回路１４によって基準番地の
増分が計算される。すなわちこの場合には、番地間隔の
レジスタ１１のＬＳＢは「１」であるからシフトは起ら
ず、そのまま「９」が増分として出力される。以上によ
って初期設定が完了し、次いで、各加算器７−１〜７−
８によって基準番地レジスタ１２の出力「０」と各変位
ｒｏ、１，２，３，４，５，６，７Ｊが加算され、メモ
リバンク３−１にはθ番地、メモリバー ９ −
、。
して読出し開始番地「Ｏ」、終了条件（例えば終了番地
９９９ ） 、読出す番地間隔「９」を送り、これらは
それぞれ開始番地のレジスタ９．終了条件のレジスタ１
０２番地間隔のレジスタ１１に格納される。次いで、変
位計算回路６に番地間隔のレジスタ１１の下位３ビツト
、すなわちｒ ００１ Ｊが入力され、これによってア
クセス順序のＲＯＭｌ６と基本パターンのＲＯＭｌ７の
第１行目、すなわちｒ １，２，３，４，５，６，７Ｊ
とｒｏ、０，０，０，０．Ｏ，ＯＪが選択されて出力さ
れる。この出力を受けて、各乗算器１８−１〜１８−７
では、番地間隔のレジスタ１１の上位ビット（下位３ビ
ツト以外）「０・・・・・・０１」がアクセス順序のＲ
ＯＭ１６の出力に乗算されて「１．２，３，４，５，６
，７Ｊが計算され、各加算器１９−１〜１９−７によっ
てその出力と基本パターンのＲＯＭ１７の出力が加えら
れる。この結果、シフト回路２０にはｒｏ、１．２，３
，４，５，６，７Ｊが入力されるが、開始番地のレジス
タ９の下位３ビツトはｒ ０００ Ｊであるためにシフ
ト動作は行われず、結局、変位計算回路６の出力として
はｒＯ，１，２，３，４，５，６，７Ｊが各加算器７−
１〜７−８に送られる。以上の動作と並行して基準番地
生成回路５では、開始番地のレジスタ９の上位ビット（
下位３ビツト以外のメモリバンク内番地を示す）「０・
・−・・００」が基準番地レジスタ１２にセットされる
と共に、基準番地増分生成回路１４によって基準番地の
増分が計算される。すなわちこの場合には、番地間隔の
レジスタ１１のＬＳＢは「１」であるからシフトは起ら
ず、そのまま「９」が増分として出力される。以上によ
って初期設定が完了し、次いで、各加算器７−１〜７−
８によって基準番地レジスタ１２の出力「０」と各変位
ｒｏ、１，２，３，４，５，６，７Ｊが加算され、メモ
リバンク３−１にはθ番地、メモリバー ９ −
、。
８−
ンク３−２には１番地、・・・・・・メモリバンク３−
８には７番地がそれぞれ同時に供給され、データの読出
しが開始される。読出されたデータは入出力順序制御回
路８によってアクセス順に並べ直され、演算処理装置１
へと送られる。次いで、加算器１５によって番地の増分
「９」が加算され、基準番地レジスタ１２の内容が「９
」に変わると同時に、終了判定回路１３によって終了判
定が行われる。以下同様にして、終了条件が満たされる
まで基準番地レジスタ１２の内容が増加され、その出力
に変位計算回路６の出力ｒｏ、１，２，３，４，５，６
，７Ｊが加え、られたものが番地として、各メモリバン
ク３−１〜３−８に供給される。
８には７番地がそれぞれ同時に供給され、データの読出
しが開始される。読出されたデータは入出力順序制御回
路８によってアクセス順に並べ直され、演算処理装置１
へと送られる。次いで、加算器１５によって番地の増分
「９」が加算され、基準番地レジスタ１２の内容が「９
」に変わると同時に、終了判定回路１３によって終了判
定が行われる。以下同様にして、終了条件が満たされる
まで基準番地レジスタ１２の内容が増加され、その出力
に変位計算回路６の出力ｒｏ、１，２，３，４，５，６
，７Ｊが加え、られたものが番地として、各メモリバン
ク３−１〜３−８に供給される。
なお、上記実施例では、メモリバンク数を８とした場合
について説明したが、Ｎバンク（Ｎ＝２”。
について説明したが、Ｎバンク（Ｎ＝２”。
ｎ≧００整数）に対して２つのＲＯＭ（Ｎビット）に基
本パターンを書込んでも良く、そして、上記Ｎバンク以
外のバンク数では制御はより複雑になるが、同様に構成
することができる。
本パターンを書込んでも良く、そして、上記Ｎバンク以
外のバンク数では制御はより複雑になるが、同様に構成
することができる。
また、上記実施例では、読出しの場合について覧＾
−１０− 説明したが、書込みの場合にも、書込むデータを入出力
順序制御回路８に入力して行えば、同様に処理ができる
ことはもちろんである。
−１０− 説明したが、書込みの場合にも、書込むデータを入出力
順序制御回路８に入力して行えば、同様に処理ができる
ことはもちろんである。
この発明は以上説明した様に、アクセスされる番地の繰
り返しパターンによって、各メモリバンクへの番地供給
を同時に行える様に構成したので、行列データに対する
演算処理の場合等で、ある間隔でメモリ中に格納されて
いるデータの読出し／書込み処理を、演算処理装置の負
荷を増加すること無く、非常に高速度で行うことができ
るという優れた効果を奏するものである。
り返しパターンによって、各メモリバンクへの番地供給
を同時に行える様に構成したので、行列データに対する
演算処理の場合等で、ある間隔でメモリ中に格納されて
いるデータの読出し／書込み処理を、演算処理装置の負
荷を増加すること無く、非常に高速度で行うことができ
るという優れた効果を奏するものである。
第１図は従来の複数のメモリバンクを持つ電子計算機に
おけるデータの読出し／書込み処理機構を示すブロック
構成図、第２図はこの発明の一実施例であるメモリアド
レス制御装置を示すブロック構成図、第３図は、第２図
のメモリアドレス制御装置における要部を成す基準番地
生成回路と変位計算回路を詳細に示すブロック構成図で
ある。 図において、１・・・演算処理装置、２・・・メモリコ
ントローラ、３−１〜３−８・・・メモリノ（ンク、４
・・・メモリアドレス制御装置、５・・・基準番地生成
回路、６・・・変位計算回路、７−１〜７−８ 、１５
。 １９−１〜１９−７・・・加算器、８・・・入出力順序
制御回Ｍ、９，１０．１１・・・レジスタ、１２・・・
基準番地レジスタ、１３・−・終了判定回路、１４・・
・基準番地増分生成回路、１６．１７・−・ＲＯＭ 、
１Ｂ−１〜１８−７・・・乗算器、２０・・・シフト回
路である。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大岩増雄 第１図 第２図
おけるデータの読出し／書込み処理機構を示すブロック
構成図、第２図はこの発明の一実施例であるメモリアド
レス制御装置を示すブロック構成図、第３図は、第２図
のメモリアドレス制御装置における要部を成す基準番地
生成回路と変位計算回路を詳細に示すブロック構成図で
ある。 図において、１・・・演算処理装置、２・・・メモリコ
ントローラ、３−１〜３−８・・・メモリノ（ンク、４
・・・メモリアドレス制御装置、５・・・基準番地生成
回路、６・・・変位計算回路、７−１〜７−８ 、１５
。 １９−１〜１９−７・・・加算器、８・・・入出力順序
制御回Ｍ、９，１０．１１・・・レジスタ、１２・・・
基準番地レジスタ、１３・−・終了判定回路、１４・・
・基準番地増分生成回路、１６．１７・−・ＲＯＭ 、
１Ｂ−１〜１８−７・・・乗算器、２０・・・シフト回
路である。 なお、図中、同一符号は同一、又は相当部分を示す。 代理人 大岩増雄 第１図 第２図
Claims (1)
- 【特許請求の範囲】 独立して読出し／書込み可能な複数のメモリバンクによ
って構成されたメモリ装置内で、一定間隔の番地に対す
る一連のデータの読出し／書込み処理を行う装置におい
て、開始番地２番地間隔。 終了条件を入力とし、アクセスされる番地の繰り返しパ
ターンにしたがって、前記各メモリバンクの基準となる
メモリバンクに対する番地の変位を計算する変位計算回
路と、前記基準となるメモリバンクに供給する番地を次
々と計算する基準番地生成回路とを備え、該基準番地生
成回路の出力を前記各メモリバンクにブロードキャスト
すると共に、前記変位計算回路で計算した変位を加える
ことにより、アクセスすべき前記各メモリバンクに対し
て同時に番地を供給し、該各メモリバンク間で並列動作
を行わせる様にして成ることを特徴とするメモリアドレ
ス制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8195483A JPS59206960A (ja) | 1983-05-11 | 1983-05-11 | メモリアドレス制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8195483A JPS59206960A (ja) | 1983-05-11 | 1983-05-11 | メモリアドレス制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59206960A true JPS59206960A (ja) | 1984-11-22 |
Family
ID=13760890
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8195483A Pending JPS59206960A (ja) | 1983-05-11 | 1983-05-11 | メモリアドレス制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59206960A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254350A (ja) * | 1985-01-24 | 1987-03-10 | Nec Corp | スイツチング装置 |
| US5293489A (en) * | 1985-01-24 | 1994-03-08 | Nec Corporation | Circuit arrangement capable of centralizing control of a switching network |
| JP2001117909A (ja) * | 1999-10-21 | 2001-04-27 | Oki Electric Ind Co Ltd | マトリクス形式データの転置回路 |
-
1983
- 1983-05-11 JP JP8195483A patent/JPS59206960A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6254350A (ja) * | 1985-01-24 | 1987-03-10 | Nec Corp | スイツチング装置 |
| JPH0510693B2 (ja) * | 1985-01-24 | 1993-02-10 | Nippon Electric Co | |
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