JP2716167B2 - プリンタ用描画制御装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プリンタ用描画制御装置に係り、特にビッ
トパターンデータの描画メモリへのドット展開を行う描
画制御装置に関する。

〔従来の技術〕

プリンタ装置においてシャドウ描画を行う場合には、
例えば16ビットのデータをオリジナルデータとして、こ
のオリジナルデータとオリジナルデータを右方向（順方
向）へｎ（ｎは任意の整数）ビットシフトしたデータと
を重ねて描画することによって画像の右側にシャドウ
（陰影）を有する画像を描画することができる。

従来、このようなシャドウ描画を行うためには、まず
16ビットのオリジナルデータの描画アクセスを行い、次
にオリジナルデータを右方向にｎビットシフトした16ビ
ットのデータの描画アクセスを行ってシャドウ描画を行
うようにしていた。すなわち従来のシャドウ描画は２回
の描画アクセスによって行われていた。

〔発明が解決しようとする課題〕

上述した従来のシャドウ描画方法では、文字データメ
モリ等から読み出した16ビットのデータをオリジナルデ
ータとして、まずこの16ビットのオリジナルデータを描
画メモリへ書き込み、次にこのオリジナルデータからｎ
ビットシフトした16ビットのデータを生成する処理を行
ったのち、ｎビットシフト後の16ビットのデータを描画
メモリへ書き込むようにしている。

このように従来のシャドウ描画方法においては、２回
の描画アクセスと、ｎビットシフトしたデータの生成を
行う動作とが必要なため、シャドウ描画の処理に時間が
かかるという不都合があった。

〔発明の目的〕

本発明は、かかる従来例の有する不都合を改善し、と
くに、１回の描画アクセスによってオリジナルデータの
シャドウ描画を行うことを可能とし、これによってシャ
ドウ描画の処理時間を短縮することができる描画制御装
置を提供することを、その目的とする。

〔課題を解決するための手段〕

本発明では、文字パターンデータを格納する文字デー
タメモリと、描画データを格納する描画メモリと、前記
文字データメモリから読み出されたｍビットの文字パタ
ーンからなるオリジナルデータと該オリジナルデータを
順方向にｎビットシフトしたデータとをそれぞれドット
展開し，前記描画メモリに書き込む描画制御回路とを備
えている。この内、描画制御回路が、描画データの生成
を行う描画データ生成部と，描画アドレスの生成を行う
描画アドレス発生部とを含み、前記描画データ生成部
が、前記オリジナルデータを順方向にｎビットシフトさ
せ該データの最終段のｎビットを最初の部分に配置した
のち該データを２つ結合させて2mビットに拡張するシフ
ト回路と,mビットのデータの最初の部分ｎビットのみを
削除するｍビットのデータと，該データを反転したデー
タとを結合して成る2mビットのマスクパターンを発生す
るマスクパターン発生手段と，前記シフト回路の出力の
上位ｍビットおよび下位ｍビットと前記マスクパターン
発生手段の出力の上位ｍビットおよび下位ｍビットとの
それぞれのアンド演算を行う第１の論理回路と、前記オ
リジナルデータと第１の論理回路の出力の上位ｍビット
とのオア演算を行う第２の論理回路とを有し、前記描画
アドレス発生部が、１つのアドレスから２つの連続した
偶数アドレスと奇数アドレスとを発生する機能を備えて
いる。そして、描画メモリが、第２の論理回路から出力
されるｍビットのデータを偶数アドレス領域に対応して
格納する偶数アドレス描画メモリと，前記第１の論理回
路の出力の下位ｍビットのデータを奇数アドレス領域に
対応して格納する奇数アドレス描画メモリとに分割され
ている、という構成を採っている。これによって前述し
た目的を達成しようとするものである。

〔発明の実施例〕

以下、本発明の一実施例を第１図ないし第６図に基づ
いて説明する。

この第１図の実施例は、文字パターンデータを格納す
る文字データメモリ２と、描画データを格納すべき偶数
アドレス描画メモリ３及び奇数アドレス描画メモリ４
と、文字データメモリ２から読み出されたｍビットの文
字パターンからなるオリジナルデータと，該オリジナル
データを右方向（順方向）にｎビットシフトしたデータ
とをそれぞれドット展開して両描画メモリ3,4に書き込
む描画制御回路１とを備えている。

この内、描画制御回路１は、描画データを生成する描
画データ生成部1Aと，描画アドレスを生成する描画アド
レス発生部1Bとを有している。

また、この描画制御回路１は、描画データを格納すべ
き描画メモリへドット展開を行う１回の描画アクセス
で、メモリの２つの連続したアドレスに対して読み出し
を行った後、32ビットのデータを書き込む際、文字パタ
ーンデータを格納する文字データメモリ２から読み出し
た文字パターンデータ16ビットと、このデータを水平方
向右にｎビットずらしたデータを書き込むシャドウ描画
において、ｎビットずらしたデータが次番地のメモリア
ドレスに跨がることから、文字パターンデータ16ビット
とｎビットずらしたデータ16ビットとをつないで32ビッ
トに拡張したデータの左側16ビットを重ね合わせた32ビ
ットのデータを、書き込み済みのデータと重ね合わせ32
ビットの描画データとする場合、先に読み出した32ビッ
トのデータと重ね合わせ２つの連続したアドレスに書き
込みを行う。

偶数アドレス描画メモリ３は、描画制御回路１が描画
データのドット展開を行うメモリの偶数アドレス領域で
あり、奇数アドレス描画メモリ４は、描画制御回路１が
描画データのドット展開を行うメモリの奇数アドレス領
域である。

第２図は描画制御回路１の内部において描画データの
生成を行う描画データ生成部1Aの構成例を示すブロック
図である。

ライトデータレジスタ11は、文字データメモリ２から
読み出した16ビットの文字パターンデータ2aを格納す
る。ドットシフトレジスタ12は、ライトデータレジスタ
11に設定されたデータを右にシフトするビット数を表わ
す４ビットのデータシフトデータ2bを格納する。

シフト回路13は、ライトデータレジスタ11に格納され
たライトデータをドットシフトレジスタ12に格納された
ビット数を表わすデータｎに応じて、シフトの実行を制
御するシフトON/OFF信号2gの“1"により右方向にｎビッ
トシフトさせ、シフト後のデータを２つつなげて32ビッ
トに拡張する。

マスクパターン発生回路14は、ドットシフトレジスタ
12に格納されたシフトビット数ｎにより、シフト回路13
で右にシフトされたデータの最初の部分からｎビットを
０とし無効にするための16ビットのマスクパターンデー
タを発生する。

インバータ回路15は、シフト回路で32ビットに拡張さ
れたデータの終り側16ビットの最終段から左へ向かって
（16-n）ビットを０とし無効にするための、上記マスク
パターンデータの反転データからなる16ビットの反転マ
スクパターンデータを発生する。

本実施例では、マスクパターン発生回路14と，インバ
ータ回路15とによってマスクパターン発生手段16が構成
されている。

AND回路（Ｉ）17,AND回路（II）18は、シフト回路13
によって32ビットに拡張されたデータの左側16ビットと
右側16ビットに対し、それぞれマスクパターン発生回路
14で発生させたマスクパターンデータおよびインバータ
回路15で発生させた反転マスクパターンデータとのAND
演算を行って、ライトデータレジスタ11に格納されたラ
イトデータをｎビットシフトしたデータを生成する。本
実施例では、AND回路（Ｉ）17とAND回路（II）18とによ
って第１の論理回路19が構成されている。AND回路（I
I）17の出力2dは、32ビットの内部描画データの下位16
ビットである。

第２の論理回路としてのOR回路20は、AND回路（Ｉ）1
7により生成されたシフトデータとライトデータレジス
タ11に格納されたライトデータとのOR演算によって、ラ
イトデータレジスタ11に格納されたライトデータを水平
方向右にｎビットシフトしたシャドウ描画データを生成
する。

OR回路20の出力2cは、32ビットの内部描画データの上
位16ビットである。

第３図は描画制御回路１の内部において描画アドレス
の生成を行う描画アドレス発生部1Bの構成例を示すブロ
ック図である。

アドレスレジスタ21は、描画開始位置に対応する描画
メモリ上の16ビットからアドレスデータ2eを格納する。

メモリアドレス発生回路22は、アドレスレジスタ21に
格納されたデータに１を加算し、上位15ビットによって
偶数アドレス描画メモリ３のアドレスを偶数アドレス描
画メモリアドレスバス1aに発生し、またアドレスレジス
タ21に格納された16ビットのデータの上位15ビットによ
って奇数アドレス描画メモリ４のアドレスを奇数アドレ
ス描画メモリアドレスバス1bに発生する。

偶数アドレス描画メモリ３の16ビットからなるデータ
バス1cは描画アクセス時、描画メモリからの32ビットの
データの読み出しおよび書き込みにおいて上位16ビット
に接続され、奇数アドレス描画メモリ４の16ビットから
なるデータバス1dは描画アクセス時、描画メモリからの
32ビットのデータの読み出しおよび書き込みにおいて下
位16ビットに接続される。

リードデータワード交換セレクタ31は、アドレスレジ
スタ21に格納されたアドレスデータが奇数の場合、奇数
アドレス描画メモリ４に32ビットの描画データの上位16
ビットを書き込むために、描画メモリから読み出した32
ビットのデータの上位16ビットと下位16ビットとを交換
する。リードデータワード交換セレクタ31は、アドレス
レジスタ21に格納されたアドレスデータの最下位ビット
2fにより交換実行の可否を選択し、最下位ビットが“1"
のとき交換を行ない、“0"のときは交換を行わない。

リードデータレジスタ32は、リードデータワード交換
セレクタ31からの32ビットの描画メモリ読み出しデータ
を格納する。

演算回路（Ｉ）33は、32ビットの描画データの上位16
ビット2cと、リードデータレジスタ32に格納された32ビ
ットの読み出しデータの上位16ビットとの所定の演算を
行う。読み出しデータを描画データとして残す場合はOR
演算モードによってこの読み出しデータと描画データの
上位16ビット2cのみを描画データとして偶数アドレス描
画メモリ３または奇数アドレス描画メモリ４に書き込む
場合には、演算を行わないスルーモードによって描画デ
ータを生成する。

演算回路（Ｉ）33におけるOR演算モードとスルーモー
ドとの切り替えは、モード切り替え信号2hによって行わ
れ、“1"のときOR演算モードとなり、“0"のときスルー
モードとなる。

この際、モード選択レジスタ36は、２ビットの選択デ
ータを格納しこれをデコードすることによって、モード
切り替え信号2hを出力する。

演算回路（II）34は同様に、32ビットの描画データの
下位16ビット2dと、リードデータレジスタ32に格納され
た32ビットの読み出しデータの下位16ビットとのOR演算
モードまたはスルーモードの演算を行って、読み出しデ
ータまたは描画データの下位16ビットを描画データとし
て出力する。この場合におけるOR演算モードとスルーモ
ードとの切り替えは、演算回路（Ｉ）33と同様にモード
切り替え信号2hによって行われる。

ライトデータワード変換セレクタ35はリードデータワ
ード交換セレクタ31と同様に、奇数アドレス描画メモリ
４へ演算回路（II）34の出力を書き込む場合、演算回路
（Ｉ）33の出力と、演算回路（II）34の出力とを入れ替
える。すなわちライトデータワード交換セレクタ35は、
32ビットの描画データの上位16ビットと下位16ビットと
を交換し、交換後それぞれデータバス1c,1dへデータを
出力する。

第４図はアドレスデータ，シフトビット数ｎおよびス
ルーモードによりライトデータからシャドウ描画データ
を生成する過程を示したものであって、アドレスデータ
0010H,シフトビット数ｎ＝3,ライトデータ0002Hからシ
ャドウ描画データ00024000Hを生成するまでの過程を示
している。

いま描画制御回路１が文字データメモリ２から文字パ
ターン“A"を読み出し、予めすべてのアドレスに000Hが
書き込まれた偶数アドレス描画メモリ３および奇数アド
レス描画メモリ４にドット展開しており、シフトON/OFF
信号2gに“1"を設定し、シフトビット数ｎ＝３としてド
ットシフトレジスタ12に3Hを設定し、アドレスレジスタ
21に0010Hを設定し、アドレスレジスタ21のアドレスデ
ータの最下位ビット2fに“0"を設定し、文字パターンデ
ータ0002Hをライトデータレジスタ11に設定し、シャド
ウ描画における16ビットのデータの書き込みを行う１回
の描画アクセスによって描画データが生成されて行く過
程を第４図によって説明する。

に示されたライトデータ0002Hは、シフト回路13に
よってに示すように３ビットのシフトを行われ32ビッ
トに拡張され、に示すマスクパターン発生回路14から
発生するマスクパターンおよびインバータ回路15から発
生する反転マスクパターンとAND演算を行われ、演算結
果とライトデータのOR演算を行われてに示すデータ
を生成する。データは演算回路（Ｉ）33,演算回路（I
I）34のスルーモードによってに示す出力データを発
生する。に示すデータの左側16ビット0002Hは、メモ
リアドレス発生回路22からのアドレス1aによって偶数ア
ドレス描画メモリ３のアドレス0010H番地に書き込ま
れ、に示すデータの右側16ビット4000Hはメモリアド
レス発生回路22からのアドレス1bによって奇数アドレス
描画メモリ４のアドレス0010H番地に書き込まれる。

第５図はアドレスデータ，シフトビット数ｎおよびリ
ードデータとのOR演算によりライトデータからシャドウ
描画データを生成する過程を示したものであった、アド
レスデータ0011H,シフトビット数縁＝3,リードデータ00
004000H,ライトデータ8000Hからシャドウ描画データ000
0D000Hを生成するまでの過程を示している。

に示されたライトデータ8000Hは、シフト回路13に
よってに示すように３ビットのシフトを行われ32ビッ
トに拡張され、に示すマスクパターン発生回路14から
発生するマスクパターンおよびインバータ回路15から発
生する反転マスクパターンとAND演算を行われ、演算結
果とライトデータとのOR演算を行われてに示すデー
タを生成する。データは、メモリアドレス発生回路22
から偶数アドレス描画メモリアドレスバス1aに発生した
アドレス0011Hによって偶数アドレス描画メモリ３から
読み出したデータ0000Hと、奇数アドレス描画メモリア
ドレスバス1bに発生したアドレス0010Hによって奇数ア
ドレス描画メモリ４から読み出したデータ4000Hとの32
ビットを、ライトデータワード交換セレクタ35において
アドレスレジスタ21に設定したアドレスデータ0011Hの
最下位ビットによって左側16ビットと右側16ビットとを
交換したに示すデータとOR演算を行ない、のデータ
と同様に左側16ビットと右側16ビットとの交換を行って
に示すデータを作成し、に示すデータを、偶数アド
レス描画メモリ３のアドレスバス1aに発生するアドレス
0011Hに左側16ビット0000Hを書き込み、奇数アドレス描
画メモリ４のアドレスバス1bに発生するアドレス0010H
に右側16ビットD000Hを書き込む。

このように本発明においては、16ビットのデータを３
ビットシフトし、32ビットに拡張し、シフトしたビット
数に応じたマスクパターンとAND演算を行ない、シフト
前の16ビットのデータと重ね合わせた32ビットのデータ
を連続した描画メモリのアドレスに書き込むことによっ
て、１回の描画アクセスによって設定した16ビットのデ
ータのシャドウ描画を行うことができる。

第６図は文字Ａに対してシャドウ描画によるドット展
開を行った結果を示し、文字Ａのシャドウ描画によるド
ット展開を、偶数アドレス描画メモリ３と奇数アドレス
描画メモリ４に対して行った結果を示している。

〔発明の効果〕

以上説明したように本発明によると描画メモリを偶数
アドレス領域に対応した描画メモリと奇数アドレス領域
に対応した描画メモリとに分割し、文字パターンデータ
等のｍビットのデータをオリジナルデータとして、この
オリジナルデータとこれをｎビット順方向へシフトした
それぞれｍビットのデータをつないで2mビットに拡張
し、この2mビットに拡張されたデータとｎビットのシフ
トを行うデータｎによって発生したマスクパターン2mビ
ットとをAND演算を行ったデータの最初の部分ｍビット
を重ね合わせた2mビットのデータを、１つのアドレスデ
ータから発生した２つの連続した偶数アドレスと奇数ア
ドレスとによって、ｍビットずつ偶数アドレス領域に対
応した描画メモリと奇数アドレス領域に対応した描画メ
モリとに書き込むようにしたことから、１回の描画アク
セスによってｍビットのオリジナルデータのシャドウ描
画を行うことができ、シャドウ描画の処理時間を大幅に
短縮することができるという従来にない優れたプリンタ
用描画制御装置を提供することが出来る。

【図面の簡単な説明】

第１図は本発明の一実施例の全体構成を示すブロック
図、第２図は描画制御回路の描画データ生成部の構成例
を示すブロック図、第３図は描画制御回路の描画アドレ
ス発生部の構成例を示すブロック図、第４図はスルーモ
ードによりライトデータからシャドウ描画データを生成
する過程を例示する図、第５図はOR演算モードによりラ
イトデータからシャドウ描画データを生成する過程を例
示する図、第６図は文字“A"に対してシャドウ描画によ
るドット展開を行った結果を示す図である。 １……描画制御回路、1A……描画データ生成部、1B……
描画アドレス発生部、２……文字データメモリ、３……
偶数アドレス描画メモリ、４……奇数アドレス描画メモ
リ、13……シフト回路、16……マスクパターン発生手
段、19……第１の論理回路、20……第２の論理回路とし
てのOR回路。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−255556（ＪＰ，Ａ) 特開 昭63−287891（ＪＰ，Ａ) 特開 昭63−229488（ＪＰ，Ａ) 特開 昭61−212888（ＪＰ，Ａ)

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】文字パターンデータを格納する文字データ
   メモリと、描画データを格納する描画メモリとを備え、
   前記文字データメモリから読み出されたｍビットの文字
   パターンからなるオリジナルデータと該オリジナルデー
   タを順方向にｎビットシフトしたデータとをそれぞれド
   ット展開し，前記描画メモリに書き込む描画制御回路を
   有するプリンタ用描画制御装置において、 前記描画制御回路が、描画データの生成を行う描画デー
   タ生成部と，描画アドレスの生成を行う描画アドレス発
   生部とを含み、 前記描画データ生成部が、前記オリジナルデータを順方
   向にｎビットシフトさせ該データの最終段のｎビットを
   最初の部分に配置したのち該データを２つ結合させて2m
   ビットに拡張するシフト回路と,mビットのデータの最初
   の部分ｎビットのみを削除するｍビットのデータと，該
   データを反転したデータとを結合して成る2mビットのマ
   スクパターンを発生するマスクパターン発生手段と，前
   記シフト回路の出力の上位ｍビットおよび下位ｍビット
   と前記マスクパターン発生手段の出力の上位ｍビットお
   よび下位ｍビットとのそれぞれのアンド演算を行う第１
   の論理回路と、前記オリジナルデータと第１の論理回路
   の出力の上位ｍビットとのオア演算を行う第２の論理回
   路とを有し、 前記描画アドレス発生部が、１つのアドレスから２つの
   連続した偶数アドレスと奇数アドレスとを発生する機能
   を備えるとともに、 前記描画メモリが、前記第２の論理回路から出力される
   ｍビットのデータを偶数アドレス領域に対応して格納す
   る偶数アドレス描画メモリと，前記第１の論理回路の出
   力の下位ｍビットのデータを奇数アドレス領域に対応し
   て格納する奇数アドレス描画メモリとに分割されている
   ことを特徴としたプリンタ用描画制御装置。