JPH02127054A - プリンタ用描画制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プリンタ用描画制御装置に係り、特にビット
パターンデータの描画メモリへのド・ント展開を行う描
画制御装置に関する。

〔従来の技術〕

２プリンタ装置においてシャドウ描画を行う場合には、
例えば１６ビツトのデータをオリジナルデータとして、
このオリジナルデータとオリジナルデータを右方向（順
方向）へｎ（ｎは任意の整数）ビットシフトしたデータ
とを重ねて描画することによって画像の右側にシャドウ
（陰影）を有する画像を描画することができる。

従来、このようなシャドウ描画を行うためには、まず１
６ビツトのオリジナルデータの描画アクセスを行い、次
にオリジナルデータを右方向にｎビットシフトした１６
ビツトのデータの描画アクセスを行ってシャドウ描画を
行うようにしていた。

すなわち従来のシャドウ描画は２回の描画アクセスによ
って行われていた。

〔発明が解決しようとする課題〕

上述した従来のシャドウ描画方法では、文字データメモ
リ等から読み出した１６ビツトのデータをオリジナルデ
ータとして、まずこの１６ビ・ントのオリジナルデータ
を描画メモリへ書き込み、次にこのオリジナルデータか
らｎビットシフトした１６ビツトのデータを生成する処
理を行ったのち、ｎビットシフト後の１６ビツトのデー
タを描画メモリへ書き込むようにしている。

このように従来のシャドウ描画方法においては、２回の
描画アクセスと、ｎビットシフトしたデータの生成を行
う動作とが必要なため、シャドウ描画の処理に時間がか
かるという不都合があった。

〔発明の目的〕

本発明は、かかる従来例の有する不都合を改善し、と（
に、１回の描画アクセスによってオリジナルデータのシ
ャドウ描画を行うことを可能とし、これによってシャド
ウ描画の処理時間を短縮することができる描画制御装置
を提供することを、その目的とする。

〔課題を解決するための手段〕

本発明では、文字パターンデータを格納する文字データ
メモリと、描画データを格納する描画メモリと、前記文
字データメモリから読み出されたｍビットの文字パター
ンからなるオリジナルデータと該オリジナルデータを順
方向にｎビットシフトしたデータとをそれぞれドツト展
開し、前記描画メモリに書き込む描画制御回路とを備え
ている。

この内、描画制御回路が、描画データの生成を行う描画
データ生成部と、描画アドレスの生成を行う描画アドレ
ス発生部とを含み、前記描画デー、り生成部が、前記オ
リジナルデータを順方向にｎビットシフトさせ該データ
の最終段のｎビットを最初の部分に配置したのち該デー
タを２つ結合させて２ｍビットに拡張するシフト回路と
９ｍビットのデータの最初の部分ｎビットのみを削除す
るｍビットのデータと、該データを反転したデータとを
結合して成る２ｍビットのマスクパターンを発生するマ
スクパターン発生手段と、前記シフト回路の出力の上位
ｍビットおよび下位ｍビットと前記マスクパターン発生
手段の出力の上位ｍビットおよび下位ｍビットとのそれ
ぞれのアンド演算を行う第１の論理回路と、前記オリジ
ナルデータと第１の論理回路の出力の上位ｍビットとの
オア演算を行う第２の論理回路とを有し、前記描画アド
レス発生部が、１つのアドレスから２つの連続した偶数
アドレスと奇数アドレスとを発生する機能を備えて゛い
る・そして、描画メモリが、第２の論理回路から出力さ
れるｍビットのデータを偶数アドレス領域に対応して格
納する偶数アドレス描画メモリと、前記第１の論理回路
の出力の下位ｍビットのデータを奇数アドレス領域に対
応して格納する奇数アドレス描画メモリとに分割されて
いる、という構成を採っている。これによって前述した
目的を達成しようとするものである。

〔発明の実施例〕

以下、本発明の一実施例を第１図ないし第６図に基づい
て説明する。

この第１図の実施例は、文字パターンデータを格納する
文字データメモリ２と、描画データを格納すべき偶数ア
ドレス描画メモリ３及び奇数アドレス描画メモリ４と、
文字データメモリ２から読み出されたｍビットの文字パ
ターンからなるオリジナルデータと、該オリジナルデー
タを右方向（順方向）にｎビットシフトしたデータとを
それぞれドツト展開して再描画メモリ３．４に書き込む
描画制御回路１とを備えている。

この内、描画制御回路１は、描画データを生成する描画
データ生成部ＩＡと、描画アドレスを生成する描画アド
レス発生部ＩＢとを有している。

また、この描画制御回路１は、描画データを格納すべき
描画メモリへドツト展開を行う１回の描画アクセスで、
メモリの２つの連続したアドレスに対して読み出しを行
った後、３２ビツトのデータを書き込む際、文字パター
ンデータを格納する文字データメモリ２から読み出した
文字パターンデータ１６ビツトと、このデータを水平方
向布にｎビットずらしたデータを書き込むシャドウ描画
において、ｎビットずらしたデータが次番地のメモリア
ドレスに跨がることから、文字パターンデータ１６ビツ
トとｎビットずらしたデータ１６ビツトとをつないで３
２ビツトに拡張したデータの左側１６ビツトを重ね合わ
せた３２ビツトのデータを、書き込み済みのデータと重
ね合わせ３２ビツトの描画データとする場合、先に読み
出した３２ビツトのデータと重ね合わせ２つの連続した
アドレスに書き込みを行う。

偶数アドレス描画メモリ３は、描画制御回路１が描画デ
ータのドツト展開を行うメモリの偶数アドレス領域であ
り、奇数アドレス描画メモリ４は、描画制御回路１が描
画データのドツト展開を行うメモリの奇数アドレス領域
である。

第２図は描画制御回路ｌの内部において描画データの生
成を行う描画データ生成部ＩＡの構成例を示すブロック
図である。

ライトデータレジスタ１１は、文字データメモリ２から
読み出した１６ビツトの文字パターンデータ２ａを格納
する。ドツトシフトレジスタ１２は、ライトデータレジ
スタ１１に設定されたデータを右にシフトするビット数
を表わす４ビツトのデータシフトデータ２ｂを格納する
。

シフト回路１３は、ライトデータレジスタ１１に格納さ
れたライトデータをドツトシフトレジスタ１２に格納さ
れたビット数を表わすデータｎに応じて、シフトの実行
を制御するシフト０Ｎ１０ＦＦ信号２ｇの“ｌｏ”によ
り右方向にｎビットシフトさせ、シフト後のデータを２
つつなげて３２ビツトに拡張する。

マスクパターン発生回路１４は、ドツトシフトレジスタ
１２に格納されたシフトビット数ｎにより、シフト回路
１３で右にシフトされたデータの最初の部分からｎビッ
トを０とし無効にするための１６ビツトのマスクパター
ンデータを発生する。

インバータ回路１５は、シフト回路で３２ビツトに拡張
されたデータの終り側１６ビツトの最終段から左へ向か
って（１６−ｎ）ビットをＯとし無効にするための、上
記マスクパターンデータの反転データからなる１６ビツ
トの反転マスクパターンデータを発生する。

本実施例では、マスクパターン発生回路１４と。

インバータ回路１５とによってマスクパターン発生手段
１６が構成されている。

ＡＮＤ回路（１）１７．ＡＮＤ回路（ＩＩ）１Ｂは、シ
フト回路１３によって３２ビツトに拡張されたデータの
左側１６ビツトと右側１６ビツトに対し、それぞれマス
クパターン発生回路１４で発生させたマスクパターンデ
ータおよびインバータ回路１５で発生させた反転マスク
パターンデータとのＡＮＤ演算を行って、ライトデータ
レジスタ１１に格納されたライトデータをｎビットシフ
トしたデータを生成する０本実施例では、ＡＮＤ回路（
１）１７とＡＮＤ回路（ＩＩ）１Ｂとによって第１の論
理回路１９が構成されている。ＡＮＤ回路（Ｉｎ）１７
の出力２ｄは、３２ビツトの内部描画データの下位１６
ビツトである。

第２の論理回路としてのＯＲ回路２０は、ＡＮＤ回路（
１）１７により生成されたシフトデータとライトデータ
レジスタ１１に格納されたライトデータとのＯＲ演算に
よって、ライトデータレジスタ１１に格納されたライト
データを水平方向右にｎビットシフトしたシャドウ描画
データを生成する。

ＯＲ回路２０の出力２ｃは、３２ビツトの内部描画デー
タの上位１６ビツトである。

第３図は描画制御回路１の内部において描画アドレスの
生成を行う描画アドレス発生部ＩＢの構成例を示すブロ
ック図である。

アドレスレジスタ２１は、描画開始位置に対応する描画
メモリ上の１６ビツトからアドレスデータ２ｅを格納す
る。

メモリアドレス発生回路２２は、アドレスレジスタ２１
に格納されたデータに１を加算し、上位１５ビツトによ
って偶数アドレス描画メモリ３のアドレスを偶数アドレ
ス描画メモリアドレスバス１ａに発生し、またアドレス
レジスタ２１に格納された１６ビツトのデータの上位１
５ビツトによって奇数アドレス描画メモリ４のアドレス
を奇数アドレス描画メモリアドレスバス１ｂに発生する
。

偶数アドレス描画メモリ３の１６ビツトからなるデータ
バス１ｃは描画アクセス時、描画メモリからの３２ビツ
トのデータの読み出しおよび書き込みにおいて上位１６
ビツトに接続され、奇数アドレス描画メモリ４の１６ビ
ツトからなるデータバス１ｄは描画アクセス時、描画メ
モリからの３２ビツトのデータの読み出しおよび書き込
みにおいて下位１６ビツトに接続される。

リードデータワード交換セレクタ３１は、アドレスレジ
スタ２１に格納されたアドレスデータが奇数の場合、奇
数アドレス描画メモリ４に３２ビツトの描画データの上
位１６ビツトを書き込むために、描画メモリから読み出
した３２ビツトのデータの上位１６ビツトと下位１６ビ
ツトとを交換する。リードデータワード交換セレクタ３
１は、アドレスレジスタ２１に格納されたアドレスデー
タの最下位ビット２ｒにより交換実行の可否を選択し、
最下位ビットが“１”のとき交換を行ない、°“０′°
のときは交換を行わない。

リードデータレジスタ３２は、リードデータワード交換
セレクタ３１からの３２ビツトの描画メモリ読み出しデ
ータを格納する。

演算回路（１）３３は、３２ビツトの描画データの上位
１６ビツト２Ｃと、リードデータレジスタ３２に格納さ
れた３２ビツトの読み出しデータの上位１６ビツトとの
所定の演算を行う。読み出しデータを描画データとして
残す場合はＯＲ演算モードによってこの読み出しデータ
と描画データの上位１６ビツト２ｃのみを描画データと
して偶数アドレス描画メモリ３または奇数アドレス描画
メモリ４に書き込む場合には、演算を行わないスルーモ
ードによって描画データを生成する。

演算回路（１）３３におけるＯＲ演算モードとスルーモ
ードとの切り替えは、モード切り替え信号２ｈによって
行われ、“Ｉ　１＋“のときＯＲ演算モードとなり、“
０パのときスルーモードとなる。

この際、モード選択レジスタ３６は、２ビツトの選択デ
ータを格納しこれをデコードすることによって、モード
切り替え信号２ｈを出力する。

演算回路（ＩＩ）３４は同様に、３２ビツトの描画デー
タの下位１６ビツト２ｄと、リードデータレジスタ３２
に格納された３２ビツト・の読み出しデータの下位１６
ビツトとのＯＲ演算モードまたはスルーモードの演算を
行って、読み出しデータまたは描画データの下位１６ビ
ツトを描画データとして出力する。この場合におけるＯ
Ｒ演算モードとスルーモードとの切り賛えは、演算回路
（Ｉ）３３と同様にモード切り替え信号２ｈによって行
われる。

ライドデータワード変換セレクタ３５はリードデータワ
ード交換セレクタ３１と同様に、奇数アドレス描画メモ
リ４へ演算回路（ｎ）３４の出力を書き込む場合、演算
回路（１）３３の出力と、演算回路（ｎ）３４の出力と
を入れ替える。すなわちライトデータワード交換セレク
タ３５は、３２ビツトの描画データの上位１６ビツトと
下位１６ビツトとを交換し、交換後それぞれデータバス
ＩＣ，ｌｄヘデータを出力する。

第４図はアドレスデータ、シフトビット数ｎおよびスル
ーモードによりライトデータがらシャドウ描画データを
生成する過程を示したものであって、アドレスデータ０
ＯＩＯＨ，シフトビット数ｎ＝３．ライトデータ０Ｏ０
２Ｈからシャドウ描画データ０Ｏ０２４０００Ｈを生成
するまでの過程を示している。

いま描画制御回路１が文字データメモリ２から文字パタ
ーン“Ａ°゛を読み出し、予めすべてのアドレスに０Ｏ
ＯＨが書き込まれた偶数アドレス描画メモリ３および奇
数アドレス描画メモリ４にドツト展開しており、シフト
０Ｎ１０ＦＦ信号２ｇに°“１”を設定し、シフトビッ
ト数ｎ＝３としてドツトシフトレジスタ１２に３Ｈを設
定し、アドレスレジスタ２１に０ＯＩＯＨを設定し、ア
ドレスレジスタ２１のアドレスデータの最下位ビット２
ｆに“０°“を設定し、文字パターンデータ０００２Ｈ
をライトデータレジスタ１１に設定し、シャドウ描画に
おける１６ビツトのデータの書き込みを行う１回の描画
アクセスによって描画データが生成されて行く過程を第
４図によって説明する。

■に示されたライトデータ０００２Ｈは、シフト回路１
３によって■に示すように３ビツトのシフトを行われ３
２ビツトに拡張され、■に示すマスクパターン発生回路
１４から発生するマスクパターンおよびインバータ回路
１５から発生する反転マスクパターンとＡＮＤ演算を行
われ、演算結果とライトデータ■のＯＲ演算を行われて
■に示すデータを生成する。データ■は演算回路（１）
３３、演算回路（ＩＩ）３４のスルーモードによって■
に示す出力データを発生する。■に示すデータの左側１
６ビツト０００２Ｈは、メモリアドレス発生回路２２か
らのアドレス１ａによって偶数アドレス描画メモリ３の
アドレス０ＯＩＯＨ番地に書き込まれ、■に示すデータ
の右側１６ビツト４０００Ｈはメモリアドレス発生回路
２２からのアドレスｌｂによって奇数アドレス描画メモ
リ４のアドレス０ＯＩＯＨ番地に書き込まれる。

第５図はアドレスデータ、シフトビット数ｎおよびリー
ドデータとのＯＲ演算によりライトデータからシャドウ
描画データを生成する過程を示したものであって、アド
レスデータ０ＯＩＩＨ，シフトビット数ｎ＝３．リード
データ００００４０００Ｈ，ライトデータ８０００Ｈか
らシャドウ描画データ０ＯＯＯＤＯＯＯＨを生成するま
での過程を示している。

■に示されたライトデータ８０００Ｈは、シフト回路１
３によって■に示すように３ビツトのシフトを行われ３
２ビツトに拡張され、■に示すマスクパターン発生回路
１４から発生するマスクパターンおよびインバータ回路
１５から発生する反転マスクパターンとＡＮＤ演算を行
われ、演算結果とライトデータ■とのＯＲ演算を行われ
て■に示すデータを生成する。データ■は、メモリアド
レス発生回路２２から偶数アドレス描画メモリアドレス
バス１ａに発生したアドレス０ＯＩＩＨによって偶数ア
ドレス描画メモリ３から読み出したデータ０ＯＯＯＨと
、奇数アドレス描画メモリアドレスバス１ｂに発生した
アドレス０ＯＩＯＨによって奇数アドレス描画メモリ４
から読み出したデータ４０００Ｈとの３２ビツトを、ラ
イトデータワード交換セレクタ３５においてアドレスレ
ジスタ２１に設定したアドレスデータ０ＯＩＩＨの最下
位ビットによって左側１６ビツトと右側１６ビツトとを
交換した■に示すデータとＯＲ演算を行ない、■のデー
タと同様に左側１６ビツドと右側１６ビツトとの交換を
行って■に示すデータを作成し、■に示すデータを、偶
数アドレス描画メモリ３のアドレスバス１ａに発生する
アドレス００１１Ｈに左側１６ビツト０ＯＯＯＨを書き
込み、奇数アドレス描画メモリ４のアドレスバス１ｂに
発生するアドレス０ＯＩＯＨに右側１６ビツトＤ０００
Ｈを書き込む。

このよう゛に本発明においては、１６ビツトのデータを
３ビツトシフトし、３２ビツトに拡張し、シフトしたビ
ット数に応じたマスクパターンとＡＮＤ演算を行ない、
シフト前の１６ビツトのデータと重ね合わせた３２ビツ
トのデータを連続した描画メモリのアドレスに書き込む
ことによって、１回の描画アクセスによって設定した１
６ビツトのデータのシャドウ描画を行うことができる。

第６図は文字Ａに対してシャドウ描画によるドツト展開
を行った結果を示し、文字Ａのシャドウ描画によるドツ
ト展開を、偶数アドレス描画メモリ３と奇数アドレス描
画メモリ４に対して行った結果を示している。

〔発明の効果〕

以上説明したように本発明によると描画メモリを偶数ア
ドレス領域に対応した描画メモリと奇数アドレス領域に
対応した描画メモリとに分割し、文字パターンデータ等
のｍビットのデータをオリジナルデータとして、このオ
リジナルデータとこれをｎビット順方向ヘシフトしたそ
れぞれｍビットのデータをつないで２ｍビットに拡張し
、この２ｍビットに拡張されたデータとｎビットのシフ
トを行うデータｎによって発生したマスクパターン２ｍ
ビットとをＡＮＤ演算を行ったデータの最初の部分ｍビ
ットを重ね合わせた２ｍビットのデータを、１つのアド
レスデータから発生した２つの連続した偶数アドレスと
奇数アドレスとによって、ｍビットずつ偶数アドレス領
域に対応した描画メモリと奇数アドレス領域に対応した
描画メモリとに書き込むようにしたことから、１回の描
画アクセスによってｍビットのオリジナルデータのシャ
ドウ描画を行うことができ、シャドウ描画の処理時間を
大幅に短縮することができるという従来にない優れたプ
リンタ用描画制御装置を提供することが出来る。

【図面の簡単な説明】

第１図は本発明の一実施例の全体構成を示すブロック図
、第２図は描画制御回路の描画データ生成部の構成例を
示すブロック図、第３図は描画制御回路の描画アドレス
発生部の構成例を示すブロック図、第４図はスルーモー
ドによりライトデータからシャドウ描画データを生成す
る過程を例示する図、第５図はＯＲ演算モードによりラ
イトデータからシャドウ描画データを生成する過程を例
示する図、第６図は文字“Ａ″°に対してシャドウ描画
によるドツト展開を行った結果を示す図である。 １・・・・・・描画制御回路、ＩＡ・・・・・・描画デ
ータ生成部、ＩＢ・・・・・・描画アドレス発生部、２
・・・・・・文字データメモリ、３・・・・・・偶数ア
ドレス描画メモリ、４・・・・・・奇数アドレス描画メ
モリ、１３・・・・・・シフト回路、１６・・・・・・
マスクパターン発生手段、１９・・・・・・第１の論理
回路、２０・・・・・・第２の論理回路としてのＯＲ回
路。

Claims (1)

【特許請求の範囲】
1. （１）、文字パターンデータを格納する文字データメモ
   リと、描画データを格納する描画メモリとを備え、前記
   文字データメモリから読み出されたｍビットの文字パタ
   ーンからなるオリジナルデータと該オリジナルデータを
   順方向にｎビットシフトしたデータとをそれぞれドット
   展開し、前記描画メモリに書き込む描画制御回路を有す
   るプリンタ用描画制御装置において、 前記描画制御回路が、描画データの生成を行う描画デー
   タ生成部と、描画アドレスの生成を行う描画アドレス発
   生部とを含み、 前記描画データ生成部が、前記オリジナルデータを順方
   向にｎビットシフトさせ該データの最終段のｎビットを
   最初の部分に配置したのち該データを２つ結合させて２
   ｍビットに拡張するシフト回路と、ｍビットのデータの
   最初の部分ｎビットのみを削除するｍビットのデータと
   、該データを反転したデータとを結合して成る２ｍビッ
   トのマスクパターンを発生するマスクパターン発生手段
   と、前記シフト回路の出力の上位ｍビットおよび下位ｍ
   ビットと前記マスクパターン発生手段の出力の上位ｍビ
   ットおよび下位ｍビットとのそれぞれのアンド演算を行
   う第１の論理回路と、前記オリジナルデータと第１の論
   理回路の出力の上位ｍビットとのオア演算を行う第２の
   論理回路とを有し、 前記描画アドレス発生部が、１つのアドレスから２つの
   連続した偶数アドレスと奇数アドレスとを発生する機能
   を備えるとともに、 前記描画メモリが、前記第２の論理回路から出力される
   ｍビットのデータを偶数アドレス領域に対応して格納す
   る偶数アドレス描画メモリと、前記第１の論理回路の出
   力の下位ｍビットのデータを奇数アドレス領域に対応し
   て格納する奇数アドレス描画メモリとに分割されている
   ことを特徴としたプリンタ用描画制御装置。