JP2002352236A - グラフィックアクセラレータ - Google Patents
グラフィックアクセラレータInfo
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2360/00—Aspects of the architecture of display systems
- G09G2360/12—Frame memory handling
- G09G2360/127—Updating a frame memory using a transfer of data from a source area to a destination area
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- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Memory System (AREA)
- Image Processing (AREA)
- Image Input (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【課題】 ビットブロック転送処理の処理速度を向上さ
せることができると共に、メモリの有効利用を図ること
のできるグラフィックアクセラレータを得ること。 【解決手段】 制御部９０は、Ｓ領域のピクセルデータ
のうち、１ワードのピクセルデータをＳバッファ３０に
読み込む。また、制御部９０は、Ｄ領域のピクセルデー
タのうち、１ワードのピクセルデータをＤバッファ４０
に読み込む。データパス部６０は、Ｓバッファ３０のピ
クセルデータをＷＲＴバッファ５０に転送すると共に、
Ｄバッファ４０のピクセルデータをＷＲＴバッファ１０
０に転送する。制御部９０は、ＷＲＴバッファ１００の
ピクセルデータを対応するＳ領域に書き込む。また、制
御部９０は、ＷＲＴバッファ５０のピクセルデータを対
応するＤ領域に書き込む。
せることができると共に、メモリの有効利用を図ること
のできるグラフィックアクセラレータを得ること。 【解決手段】 制御部９０は、Ｓ領域のピクセルデータ
のうち、１ワードのピクセルデータをＳバッファ３０に
読み込む。また、制御部９０は、Ｄ領域のピクセルデー
タのうち、１ワードのピクセルデータをＤバッファ４０
に読み込む。データパス部６０は、Ｓバッファ３０のピ
クセルデータをＷＲＴバッファ５０に転送すると共に、
Ｄバッファ４０のピクセルデータをＷＲＴバッファ１０
０に転送する。制御部９０は、ＷＲＴバッファ１００の
ピクセルデータを対応するＳ領域に書き込む。また、制
御部９０は、ＷＲＴバッファ５０のピクセルデータを対
応するＤ領域に書き込む。
Description
【０００１】
【発明の属する技術分野】本発明は、画像領域の交換等
のビットブロック転送を高速に行うグラフィックアクセ
ラレータに関するものである。
のビットブロック転送を高速に行うグラフィックアクセ
ラレータに関するものである。
【０００２】
【従来の技術】図７は、従来の２次元グラフィックアク
セラレータにおけるビットブロック転送器の構成図を示
している。このビットブロック転送器は、ソース領域と
デスティネーション領域とを有し、これらの領域にピク
セルデータを記憶するメモリ１０と、メモリ１０のソー
ス領域からメモリインタフェース（メモリＩＦ）２０を
介して読み込まれたピクセルデータを保持するソースバ
ッファ（以下、Ｓバッファという）３０と、メモリ１０
のデスティネーション領域からメモリＩＦ２０を介して
読み込まれたピクセルデータを保持するデスティネーシ
ョンバッファ（以下、Ｄバッファという）４０と、メモ
リ１０への書き込み用データを保持するライトバッファ
（以下、ＷＲＴバッファという）５０と、Ｓバッファ３
０又はＤバッファ４０から読み出したデータをＷＲＴバ
ッファ５０に転送すると共に、前記各バッファ３０、４
０から読み出した各データを演算し、この演算した結果
をＷＲＴバッファ５０に転送するデータパス部６０と、
描画すべき描画データを生成する描画データ生成部（以
下、ＤＲＡＷデータ生成部という）７０と、前記ソース
領域及びデスティネーション領域に対するアクセスすべ
き領域のアドレスを示すアドレス信号を生成して制御部
９０へ送出するアドレス信号生成部８０と、前記各構成
要素を制御する制御部９０とから構成されている。
セラレータにおけるビットブロック転送器の構成図を示
している。このビットブロック転送器は、ソース領域と
デスティネーション領域とを有し、これらの領域にピク
セルデータを記憶するメモリ１０と、メモリ１０のソー
ス領域からメモリインタフェース（メモリＩＦ）２０を
介して読み込まれたピクセルデータを保持するソースバ
ッファ（以下、Ｓバッファという）３０と、メモリ１０
のデスティネーション領域からメモリＩＦ２０を介して
読み込まれたピクセルデータを保持するデスティネーシ
ョンバッファ（以下、Ｄバッファという）４０と、メモ
リ１０への書き込み用データを保持するライトバッファ
（以下、ＷＲＴバッファという）５０と、Ｓバッファ３
０又はＤバッファ４０から読み出したデータをＷＲＴバ
ッファ５０に転送すると共に、前記各バッファ３０、４
０から読み出した各データを演算し、この演算した結果
をＷＲＴバッファ５０に転送するデータパス部６０と、
描画すべき描画データを生成する描画データ生成部（以
下、ＤＲＡＷデータ生成部という）７０と、前記ソース
領域及びデスティネーション領域に対するアクセスすべ
き領域のアドレスを示すアドレス信号を生成して制御部
９０へ送出するアドレス信号生成部８０と、前記各構成
要素を制御する制御部９０とから構成されている。
【０００３】なお、Ｓバッファ３０、Ｄバッファ４０お
よびＷＲＴバッファ５０は、アクセス単位（ワード）が
３２ｂｉｔ（１ワード）であるものとする。また、ピク
セルデータが８ｂｉｔで、メモリ１０へのアクセス単位
（ワード）が３２ｂｉｔの場合、メモリ１０に対しては
１ワード当たり４ピクセル分のピクセルデータが格納さ
れる。
よびＷＲＴバッファ５０は、アクセス単位（ワード）が
３２ｂｉｔ（１ワード）であるものとする。また、ピク
セルデータが８ｂｉｔで、メモリ１０へのアクセス単位
（ワード）が３２ｂｉｔの場合、メモリ１０に対しては
１ワード当たり４ピクセル分のピクセルデータが格納さ
れる。
【０００４】アドレス信号生成部８０は、生成した描画
データ（以下、ＤＲＡＷデータという）を記憶する描画
データレジスタを備えている。以下の説明においては、
この描画データレジスタをＤＲＡＷデータレジスタとい
う。制御部９０は、メモリＩＦ２０を介して受け取った
アドレス信号生成部８０からのアドレス信号に基づい
て、メモリ１０に対するアクセスを実行する。たとえ
ば、Ｓ領域及びＤ領域からのピクセルデータの読み込
み、Ｄ領域への書き込み等の処理を実行する。
データ（以下、ＤＲＡＷデータという）を記憶する描画
データレジスタを備えている。以下の説明においては、
この描画データレジスタをＤＲＡＷデータレジスタとい
う。制御部９０は、メモリＩＦ２０を介して受け取った
アドレス信号生成部８０からのアドレス信号に基づい
て、メモリ１０に対するアクセスを実行する。たとえ
ば、Ｓ領域及びＤ領域からのピクセルデータの読み込
み、Ｄ領域への書き込み等の処理を実行する。
【０００５】このようなグラフィックアクセラレータで
は、「ＣＯＰＹ」、「ＤＲＡＷ」、「ＭＩＸ」、「ＤＲ
ＡＷ with Operation」、「ＳＷＡＰ」、「Ｄ領域デー
タを待避するＤＲＡＷ、ＭＩＸ、ＤＲＡＷ with Operat
ion」および「ＭＩＸ＆ＭＩＸ」の各ビットブロック転
送を実施することができる。
は、「ＣＯＰＹ」、「ＤＲＡＷ」、「ＭＩＸ」、「ＤＲ
ＡＷ with Operation」、「ＳＷＡＰ」、「Ｄ領域デー
タを待避するＤＲＡＷ、ＭＩＸ、ＤＲＡＷ with Operat
ion」および「ＭＩＸ＆ＭＩＸ」の各ビットブロック転
送を実施することができる。
【０００６】次に、これらのビットブロック転送につい
て、図８を参照して説明する。なお、図８は、メモリ１
０に割り当てされる１枚のグラフィックプレーン１１に
Ｓ領域とＤ領域とを設けた場合における、上記各ビット
ブロック転送の処理を説明するための図を示している。
て、図８を参照して説明する。なお、図８は、メモリ１
０に割り当てされる１枚のグラフィックプレーン１１に
Ｓ領域とＤ領域とを設けた場合における、上記各ビット
ブロック転送の処理を説明するための図を示している。
【０００７】（１）ＣＯＰＹ このＣＯＰＹは、図８（ａ）に示すように、Ｓ領域のピ
クセルデータを、Ｄ領域に書き込むビットブロック転送
である。この処理は、具体的には、次の〜の３ステ
ップが、ＣＯＰＹするデータが無くなるまで繰り返され
る。 制御部９０は、Ｓ領域のピクセルデータのうち、１ワ
ードのピクセルデータをＳバッファ３０に読み込む。 データパス部６０は、Ｓバッファ３０のピクセルデー
タをＷＲＴバッファ５０に転送する。 制御部９０は、ＷＲＴバッファ５０のピクセルデータ
を対応するＤ領域に書き込む。 ここで、上記各ステップで１０クロック（時間）程度を
必要とするため、１ワードのＣＯＰＹの処理を実施する
のに３０クロック必要である。
クセルデータを、Ｄ領域に書き込むビットブロック転送
である。この処理は、具体的には、次の〜の３ステ
ップが、ＣＯＰＹするデータが無くなるまで繰り返され
る。 制御部９０は、Ｓ領域のピクセルデータのうち、１ワ
ードのピクセルデータをＳバッファ３０に読み込む。 データパス部６０は、Ｓバッファ３０のピクセルデー
タをＷＲＴバッファ５０に転送する。 制御部９０は、ＷＲＴバッファ５０のピクセルデータ
を対応するＤ領域に書き込む。 ここで、上記各ステップで１０クロック（時間）程度を
必要とするため、１ワードのＣＯＰＹの処理を実施する
のに３０クロック必要である。
【０００８】図９は、２０×２０の４００ピクセルで構
成されたグラフィックプレーン１１に設けられた１２×
３の３６ピクセルから成るＳ領域のピクセルデータを、
Ｄ領域に書き込んだ様子を示したものである。
成されたグラフィックプレーン１１に設けられた１２×
３の３６ピクセルから成るＳ領域のピクセルデータを、
Ｄ領域に書き込んだ様子を示したものである。
【０００９】さて、ＣＯＰＹ１では、Ｓ領域から下へ５
ライン、右へ４ピクセル移動しているＤ領域１へのＣＯ
ＰＹであり、Ｓ領域とＤ領域１との横方向の位置ズレが
１ワードの整数倍（この場合は１倍）になっている。こ
のとき、まず、制御部９０は、メモリ１０上のＳ領域の
「０，１，２，３」の各ピクセルアドレス上のピクセル
データをＳバッファ３０に読み込む。データパス部６０
は、Ｓバッファ３０の４ピクセルデータ（１ワードのピ
クセルデータ）をそのままＷＲＴバッファ５０に転送す
る。制御部９０は、ＷＲＴバッファ５０の４ピクセルデ
ータをメモリ１０上のＤ領域１の「０，１，２，３」の
各ピクセルアドレスに書き込む。
ライン、右へ４ピクセル移動しているＤ領域１へのＣＯ
ＰＹであり、Ｓ領域とＤ領域１との横方向の位置ズレが
１ワードの整数倍（この場合は１倍）になっている。こ
のとき、まず、制御部９０は、メモリ１０上のＳ領域の
「０，１，２，３」の各ピクセルアドレス上のピクセル
データをＳバッファ３０に読み込む。データパス部６０
は、Ｓバッファ３０の４ピクセルデータ（１ワードのピ
クセルデータ）をそのままＷＲＴバッファ５０に転送す
る。制御部９０は、ＷＲＴバッファ５０の４ピクセルデ
ータをメモリ１０上のＤ領域１の「０，１，２，３」の
各ピクセルアドレスに書き込む。
【００１０】また、ＣＯＰＹ２では、Ｓ領域を下へ１０
ライン、右へ２ピクセル移動しているＤ領域２へのＣＯ
ＰＹであり、Ｓ領域とＤ領域２との横方向の位置ズレが
１ワード（４ピクセル）の整数倍にならない。このと
き、データパス部６０は、Ｓバッファ３０のピクセルデ
ータ（つまり、４ピクセルデータ）を２ピクセル分シフ
トしてＷＲＴバッファ５０に転送する。
ライン、右へ２ピクセル移動しているＤ領域２へのＣＯ
ＰＹであり、Ｓ領域とＤ領域２との横方向の位置ズレが
１ワード（４ピクセル）の整数倍にならない。このと
き、データパス部６０は、Ｓバッファ３０のピクセルデ
ータ（つまり、４ピクセルデータ）を２ピクセル分シフ
トしてＷＲＴバッファ５０に転送する。
【００１１】これ以後は、Ｓ領域とＤ領域との横方向の
位置ズレが１ワードの整数倍になる場合のビットブロッ
ク転送について説明する。その位置ズレが１ワードの整
数倍にならない場合は、上記同様に、データパス部６０
においてデータシフトの処理を追加すれば良い。
位置ズレが１ワードの整数倍になる場合のビットブロッ
ク転送について説明する。その位置ズレが１ワードの整
数倍にならない場合は、上記同様に、データパス部６０
においてデータシフトの処理を追加すれば良い。
【００１２】次に、再度、図８を参照してビットブロッ
ク転送について説明する。 （２）ＤＲＡＷ このＤＲＡＷは、図８（ｂ）に示すように、Ｄ領域をＤ
ＲＡＷデータで塗りつぶすビットブロック転送である。
この処理は、具体的には次の、の２ステップが繰り
返される。 データパス部６０は、ＤＲＡＷデータ生成部７０によ
って生成されたＤＲＡＷデータを記憶しているＤＲＡＷ
データレジスタからＤＲＡＷデータを読み込んでＷＲＴ
バッファ５０に転送する。 制御部９０は、ＷＲＴバッファ５０のピクセルデータ
を対応するＤ領域に書き込む。 ここで、上記各ステップで１０クロック（時間）程度を
必要とするため、１ワードのＤＲＡＷの処理を実施する
のに２０クロック必要である。
ク転送について説明する。 （２）ＤＲＡＷ このＤＲＡＷは、図８（ｂ）に示すように、Ｄ領域をＤ
ＲＡＷデータで塗りつぶすビットブロック転送である。
この処理は、具体的には次の、の２ステップが繰り
返される。 データパス部６０は、ＤＲＡＷデータ生成部７０によ
って生成されたＤＲＡＷデータを記憶しているＤＲＡＷ
データレジスタからＤＲＡＷデータを読み込んでＷＲＴ
バッファ５０に転送する。 制御部９０は、ＷＲＴバッファ５０のピクセルデータ
を対応するＤ領域に書き込む。 ここで、上記各ステップで１０クロック（時間）程度を
必要とするため、１ワードのＤＲＡＷの処理を実施する
のに２０クロック必要である。
【００１３】（３）ＭＩＸ このＭＩＸは、図８（ｃ）に示すように、Ｓ領域のピク
セルデータとＤ領域のピクセルデータとを演算（ＡＮＤ
（論理積）、ＯＲ（論理和）、ＮＯＲ（否定）等）し、
この演算した結果をＤ領域に書き込むビットブロック転
送である。この処理は、具体的には、次の〜の４ス
テップが、ＭＩＸするデータが無くなるまで繰り返され
る。 制御部９０は、Ｓ領域のピクセルデータ１のうち、１
ワードのピクセルデータをＳバッファ３０に読み込む。 制御部９０は、Ｄ領域のピクセルデータ２のうち、１
ワードのピクセルデータをＤバッファ４０に読み込む。 データパス部６０はＳバッファ３０のピクセルデータ
とＤバッファ４０のピクセルデータとを対応するピクセ
ル毎に演算し、この演算した結果をＷＲＴバッファ５０
に転送する。 制御部９０は、ＷＲＴバッファ５０のピクセルデータ
を対応するＤ領域に書き込む。 ここで、各ステップで１０クロック（時間）程度を必要
とするため、１ワードのＭＩＸの処理を実施するのに４
０クロック必要である。
セルデータとＤ領域のピクセルデータとを演算（ＡＮＤ
（論理積）、ＯＲ（論理和）、ＮＯＲ（否定）等）し、
この演算した結果をＤ領域に書き込むビットブロック転
送である。この処理は、具体的には、次の〜の４ス
テップが、ＭＩＸするデータが無くなるまで繰り返され
る。 制御部９０は、Ｓ領域のピクセルデータ１のうち、１
ワードのピクセルデータをＳバッファ３０に読み込む。 制御部９０は、Ｄ領域のピクセルデータ２のうち、１
ワードのピクセルデータをＤバッファ４０に読み込む。 データパス部６０はＳバッファ３０のピクセルデータ
とＤバッファ４０のピクセルデータとを対応するピクセ
ル毎に演算し、この演算した結果をＷＲＴバッファ５０
に転送する。 制御部９０は、ＷＲＴバッファ５０のピクセルデータ
を対応するＤ領域に書き込む。 ここで、各ステップで１０クロック（時間）程度を必要
とするため、１ワードのＭＩＸの処理を実施するのに４
０クロック必要である。
【００１４】（４）ＤＲＡＷ with Operation このＤＲＡＷ with Operationは、図８（ｄ）に示すよ
うに、ＤＲＡＷデータとＤ領域のピクセルデータとを演
算（ＡＮＤ、ＯＲ、ＮＯＲ等）し、この演算した結果を
Ｄ領域に書き込むビットブロック転送である。なお、Ｄ
ＲＡＷデータは、図中点線で示される縦線分と横線分と
で構成されるＤ領域の塗りつぶしに用いられるＤＲＡＷ
データである。この処理は、具体的には、次の〜の
３ステップが、ＤＲＡＷ with Operationするデータが
無くなるまで繰り返される。 制御部９０は、Ｄ領域のピクセルデータのうち、１ワ
ードのピクセルデータをＤバッファ４０に読み込む。 データパス部６０は、ＤＲＡＷデータ生成部７０内の
ＤＲＡＷデータレジスタからＤＲＡＷデータを読み込む
と共に、この読み込んだＤＲＡＷデータとＤバッファ４
０のピクセルデータとを対応するピクセル毎に演算し、
この演算した結果をＷＲＴバッファ５０に転送する。 制御部９０は、ＷＲＴバッファ５０のピクセルデータ
を対応するＤ領域に書き込む。 ここで、上記各ステップで１０クロック（時間）程度を
必要とするため、１ワードのＤＲＡＷ with Operation
の処理を実施するのに３０クロック必要である。
うに、ＤＲＡＷデータとＤ領域のピクセルデータとを演
算（ＡＮＤ、ＯＲ、ＮＯＲ等）し、この演算した結果を
Ｄ領域に書き込むビットブロック転送である。なお、Ｄ
ＲＡＷデータは、図中点線で示される縦線分と横線分と
で構成されるＤ領域の塗りつぶしに用いられるＤＲＡＷ
データである。この処理は、具体的には、次の〜の
３ステップが、ＤＲＡＷ with Operationするデータが
無くなるまで繰り返される。 制御部９０は、Ｄ領域のピクセルデータのうち、１ワ
ードのピクセルデータをＤバッファ４０に読み込む。 データパス部６０は、ＤＲＡＷデータ生成部７０内の
ＤＲＡＷデータレジスタからＤＲＡＷデータを読み込む
と共に、この読み込んだＤＲＡＷデータとＤバッファ４
０のピクセルデータとを対応するピクセル毎に演算し、
この演算した結果をＷＲＴバッファ５０に転送する。 制御部９０は、ＷＲＴバッファ５０のピクセルデータ
を対応するＤ領域に書き込む。 ここで、上記各ステップで１０クロック（時間）程度を
必要とするため、１ワードのＤＲＡＷ with Operation
の処理を実施するのに３０クロック必要である。
【００１５】（５）ＳＷＡＰ このＳＷＡＰは、Ｓ領域のピクセルデータとＤ領域のピ
クセルデータとのスワップ（ピクセルデータの交換）を
行うビットブロック転送である。これは、以下のように
して行われる。 Ｄ領域のピクセルデータを、メモリ１０に割り当てさ
れるワーク領域にＣＯＰＹする。 Ｓ領域のピクセルデータをＤ領域にＣＯＰＹする。 ワーク領域のピクセルデータをＳ領域にＣＯＰＹす
る。 以上のようにＳＷＡＰでは３０クロックの処理時間を要
するＣＯＰＹを３度実行する必要があるため、１ワード
のＳＷＡＰの処理を実施するのに９０クロック必要とな
るだけでなく、メモリ１０上にＳ領域（またはＤ領域）
と同一サイズのワーク領域を必要とする。
クセルデータとのスワップ（ピクセルデータの交換）を
行うビットブロック転送である。これは、以下のように
して行われる。 Ｄ領域のピクセルデータを、メモリ１０に割り当てさ
れるワーク領域にＣＯＰＹする。 Ｓ領域のピクセルデータをＤ領域にＣＯＰＹする。 ワーク領域のピクセルデータをＳ領域にＣＯＰＹす
る。 以上のようにＳＷＡＰでは３０クロックの処理時間を要
するＣＯＰＹを３度実行する必要があるため、１ワード
のＳＷＡＰの処理を実施するのに９０クロック必要とな
るだけでなく、メモリ１０上にＳ領域（またはＤ領域）
と同一サイズのワーク領域を必要とする。
【００１６】（６）Ｄ領域データを待避するＤＲＡＷ、
ＭＩＸ、ＤＲＡＷ with Operation これらの「Ｄ領域データを待避するＤＲＡＷ、ＭＩＸ、
ＤＲＡＷ with Operation」は、Ｄ領域のピクセルデー
タをワーク領域に待避させるビットブロック転送であ
る。このビットブロック転送は、上述したＤＲＡＷ、Ｍ
ＩＸ、およびＤＲＡＷ with Operationの各処理におい
てはＤ領域のピクセルデータは失われてしまうため、こ
のピクセルデータをメモリ１０上のワーク領域に待避さ
せる必要がある場合に適用される。このとき、上記各処
理の前にＣＯＰＹ処理が必要になり、このＣＯＰＹ処理
に１ワードあたり３０クロック必要とする。
ＭＩＸ、ＤＲＡＷ with Operation これらの「Ｄ領域データを待避するＤＲＡＷ、ＭＩＸ、
ＤＲＡＷ with Operation」は、Ｄ領域のピクセルデー
タをワーク領域に待避させるビットブロック転送であ
る。このビットブロック転送は、上述したＤＲＡＷ、Ｍ
ＩＸ、およびＤＲＡＷ with Operationの各処理におい
てはＤ領域のピクセルデータは失われてしまうため、こ
のピクセルデータをメモリ１０上のワーク領域に待避さ
せる必要がある場合に適用される。このとき、上記各処
理の前にＣＯＰＹ処理が必要になり、このＣＯＰＹ処理
に１ワードあたり３０クロック必要とする。
【００１７】このため、Ｄ領域のピクセルデータをワー
ク領域に待避させる場合の１ワードあたりのクロック数
は、ＣＯＰＹ＝３０クロックと、上記各処理におけるク
ロック、すなわちＤＲＡＷ＝２０クロック、ＭＩＸ＝４
０クロック、ＤＲＡＷ withOperation ＝３０クロック
の各クロック数とを加算した値となる。すなわち、ＤＲ
ＡＷでは５０クロックであり、ＭＩＸでは７０クロック
であり、ＤＲＡＷ with Operationでは６０クロックで
ある。
ク領域に待避させる場合の１ワードあたりのクロック数
は、ＣＯＰＹ＝３０クロックと、上記各処理におけるク
ロック、すなわちＤＲＡＷ＝２０クロック、ＭＩＸ＝４
０クロック、ＤＲＡＷ withOperation ＝３０クロック
の各クロック数とを加算した値となる。すなわち、ＤＲ
ＡＷでは５０クロックであり、ＭＩＸでは７０クロック
であり、ＤＲＡＷ with Operationでは６０クロックで
ある。
【００１８】（７）ＭＩＸ＆ＭＩＸ このＭＩＸ＆ＭＩＸは、Ｓ領域のピクセルデータとＤ領
域のピクセルデータとを用いて２種類の演算（ＡＮＤ、
ＯＲ、ＮＯＲ等）を施し、この演算した結果をＳ領域お
よびＤ領域に書き込むビットブロック転送である。これ
は、以下のようにして行われる。 Ｄ領域のピクセルデータをワーク領域にＣＯＰＹす
る。 Ｓ領域のピクセルデータとＤ領域のピクセルデータと
を用いてＭＩＸを実行する。この場合、Ｄ領域にはＭＩ
Ｘされたピクセルデータが書き込まれる。 ワーク領域をＳ領域とすると共にＳ領域をＤ領域とし
て、これらの領域の各ピクセルデータを用いてＭＩＸを
実行する。この場合、Ｄ領域（つまりＳ領域）にはＭＩ
Ｘされたピクセルデータが書き込まれる。
域のピクセルデータとを用いて２種類の演算（ＡＮＤ、
ＯＲ、ＮＯＲ等）を施し、この演算した結果をＳ領域お
よびＤ領域に書き込むビットブロック転送である。これ
は、以下のようにして行われる。 Ｄ領域のピクセルデータをワーク領域にＣＯＰＹす
る。 Ｓ領域のピクセルデータとＤ領域のピクセルデータと
を用いてＭＩＸを実行する。この場合、Ｄ領域にはＭＩ
Ｘされたピクセルデータが書き込まれる。 ワーク領域をＳ領域とすると共にＳ領域をＤ領域とし
て、これらの領域の各ピクセルデータを用いてＭＩＸを
実行する。この場合、Ｄ領域（つまりＳ領域）にはＭＩ
Ｘされたピクセルデータが書き込まれる。
【００１９】以上のように、３０クロックの処理時間を
要するＣＯＰＹが１回と、４０クロックの処理時間を要
するＭＩＸが２回必要であるので、１ワードのＭＩＸ＆
ＭＩＸ処理に１１０クロック必要となり、多くの時間を
要する。しかもメモリ１０上にワーク領域を必要とす
る。
要するＣＯＰＹが１回と、４０クロックの処理時間を要
するＭＩＸが２回必要であるので、１ワードのＭＩＸ＆
ＭＩＸ処理に１１０クロック必要となり、多くの時間を
要する。しかもメモリ１０上にワーク領域を必要とす
る。
【００２０】
【発明が解決しようとする課題】上述したように、従来
の２次元グラフィックアクセラレータのビットブロック
転送器では、１ワードのＳＷＡＰ処理、１ワードの「Ｄ
領域データを待避するＤＲＡＷ、ＭＩＸ、ＤＲＡＷ wit
h Operation」の各処理および１ワードのＭＩＸ＆ＭＩ
Ｘ処理を実施するのに、以下のクロック数が必要であ
る。
の２次元グラフィックアクセラレータのビットブロック
転送器では、１ワードのＳＷＡＰ処理、１ワードの「Ｄ
領域データを待避するＤＲＡＷ、ＭＩＸ、ＤＲＡＷ wit
h Operation」の各処理および１ワードのＭＩＸ＆ＭＩ
Ｘ処理を実施するのに、以下のクロック数が必要であ
る。
【００２１】すなわち、 ＳＷＡＰ処理＝９０クロック Ｄ領域データを待避するＤＲＡＷ＝５０クロック Ｄ領域データを待避するＭＩＸ＝７０クロック Ｄ領域データを待避するＤＲＡＷ with Operation＝６
０クロック ＭＩＸ＆ＭＩＸ＝１１０クロック のクロック数が必要である。
０クロック ＭＩＸ＆ＭＩＸ＝１１０クロック のクロック数が必要である。
【００２２】ところで、画像処理の高速化という観点か
ら、このような各ビットブロック転送における処理時間
よりも短い処理時間でビットブロック転送処理を実施す
ることができるビットブロック転送器を有するグラフィ
ックアクセラレータが要望されている。しかしながら、
今現在、そのようなグラフィックアクセラレータが実現
されていないのが実情である。
ら、このような各ビットブロック転送における処理時間
よりも短い処理時間でビットブロック転送処理を実施す
ることができるビットブロック転送器を有するグラフィ
ックアクセラレータが要望されている。しかしながら、
今現在、そのようなグラフィックアクセラレータが実現
されていないのが実情である。
【００２３】また、従来の２次元グラフィックアクセラ
レータのビットブロック転送器では、１ワードのＳＷＡ
Ｐ処理においては、メモリ１０上にＳ領域（またはＤ領
域）と同一サイズのワーク領域を必要とし、また、１ワ
ードのＭＩＸ＆ＭＩＸ処理においても、メモリ１０上に
ワーク領域を必要としているため、メモリを有効に利用
することができなかった。
レータのビットブロック転送器では、１ワードのＳＷＡ
Ｐ処理においては、メモリ１０上にＳ領域（またはＤ領
域）と同一サイズのワーク領域を必要とし、また、１ワ
ードのＭＩＸ＆ＭＩＸ処理においても、メモリ１０上に
ワーク領域を必要としているため、メモリを有効に利用
することができなかった。
【００２４】この発明は上記に鑑みてなされたもので、
ビットブロック転送処理の処理速度を向上させることが
できると共に、メモリの有効利用を図ることのできるグ
ラフィックアクセラレータを得ることを目的としてい
る。
ビットブロック転送処理の処理速度を向上させることが
できると共に、メモリの有効利用を図ることのできるグ
ラフィックアクセラレータを得ることを目的としてい
る。
【００２５】
【課題を解決するための手段】上記目的を達成するため
この発明にかかるグラフィックアクセラレータは、ソー
ス領域とデスティネーション領域とを有するメモリと、
前記ソース領域から読み込まれたピクセルデータを保持
する第１のバッファと、前記デスティネーション領域か
ら読み込まれたピクセルデータを保持する第２のバッフ
ァと、前記メモリへの書き込み用のピクセルデータを保
持する第３のバッファとを有するグラフィックアクセラ
レータにおいて、前記メモリへの書き込み用のピクセル
データを保持する第４のバッファと、前記メモリへのア
クセス単位で、前記ソース領域のデータを前記第１のバ
ッファに読み込むと共に前記デスティネーション領域の
データを前記第２のバッファに読み込む読込手段と、前
記第１のバッファの保持データを前記第３のバッファに
転送すると共に、前記第２のバッファの保持データを前
記第４のバッファに転送する転送手段と、前記第４のバ
ッファの保持データを前記ソース領域に書き込むと共
に、前記第３の保持データを前記デスティネーション領
域に書き込む書込手段とを具備したことを特徴とする。
この発明にかかるグラフィックアクセラレータは、ソー
ス領域とデスティネーション領域とを有するメモリと、
前記ソース領域から読み込まれたピクセルデータを保持
する第１のバッファと、前記デスティネーション領域か
ら読み込まれたピクセルデータを保持する第２のバッフ
ァと、前記メモリへの書き込み用のピクセルデータを保
持する第３のバッファとを有するグラフィックアクセラ
レータにおいて、前記メモリへの書き込み用のピクセル
データを保持する第４のバッファと、前記メモリへのア
クセス単位で、前記ソース領域のデータを前記第１のバ
ッファに読み込むと共に前記デスティネーション領域の
データを前記第２のバッファに読み込む読込手段と、前
記第１のバッファの保持データを前記第３のバッファに
転送すると共に、前記第２のバッファの保持データを前
記第４のバッファに転送する転送手段と、前記第４のバ
ッファの保持データを前記ソース領域に書き込むと共
に、前記第３の保持データを前記デスティネーション領
域に書き込む書込手段とを具備したことを特徴とする。
【００２６】この発明によれば、第３のバッファにはソ
ース領域内のピクセルデータが転送され、また、第４の
バッファにはデスティネーション領域内のピクセルデー
タが転送される。そして、第３のバッファ内のピクセル
データはデスティネーション領域に書き込まれ、また、
第４のバッファ内のピクセルデータはソース領域に書き
込まれる。
ース領域内のピクセルデータが転送され、また、第４の
バッファにはデスティネーション領域内のピクセルデー
タが転送される。そして、第３のバッファ内のピクセル
データはデスティネーション領域に書き込まれ、また、
第４のバッファ内のピクセルデータはソース領域に書き
込まれる。
【００２７】つぎの発明にかかるグラフィックアクセラ
レータは、上記の発明において、描画データを記憶する
レジスタを更に備え、前記読込手段は、前記メモリへの
アクセス単位で、前記デスティネーション領域のデータ
を前記第２のバッファに読み込むと共に、前記転送手段
は、前記レジスタからデータを読み込んで前記第３のバ
ッファに転送すると共に、前記第２のバッファの保持デ
ータを前記第４のバッファに転送することを特徴とす
る。
レータは、上記の発明において、描画データを記憶する
レジスタを更に備え、前記読込手段は、前記メモリへの
アクセス単位で、前記デスティネーション領域のデータ
を前記第２のバッファに読み込むと共に、前記転送手段
は、前記レジスタからデータを読み込んで前記第３のバ
ッファに転送すると共に、前記第２のバッファの保持デ
ータを前記第４のバッファに転送することを特徴とす
る。
【００２８】この発明によれば、第３のバッファにはレ
ジスタ内の描画データが転送され、また、第４のバッフ
ァにはデスティネーション領域内のピクセルデータが転
送される。そして、第３のバッファ内のピクセルデータ
（描画データ）はデスティネーション領域に書き込ま
れ、また、第４のバッファ内のピクセルデータはソース
領域に書き込まれる。
ジスタ内の描画データが転送され、また、第４のバッフ
ァにはデスティネーション領域内のピクセルデータが転
送される。そして、第３のバッファ内のピクセルデータ
（描画データ）はデスティネーション領域に書き込ま
れ、また、第４のバッファ内のピクセルデータはソース
領域に書き込まれる。
【００２９】つぎの発明にかかるグラフィックアクセラ
レータは、上記の発明において、前記転送手段は、前記
第１のバッファの保持データと前記第２のバッファの保
持データとを、対応するピクセル毎に所定の演算処理を
実行し、この演算処理の結果を前記第３のバッファに転
送すると共に、前記第２のバッファの保持データを前記
第４のバッファに転送することを特徴とする。
レータは、上記の発明において、前記転送手段は、前記
第１のバッファの保持データと前記第２のバッファの保
持データとを、対応するピクセル毎に所定の演算処理を
実行し、この演算処理の結果を前記第３のバッファに転
送すると共に、前記第２のバッファの保持データを前記
第４のバッファに転送することを特徴とする。
【００３０】この発明によれば、第３のバッファには、
ソース領域内のピクセルデータとデスティネーション領
域内のピクセルデータとが所定の演算処理された演算結
果（ピクセルデータ）が転送され、また、第４のバッフ
ァにはデスティネーション領域内のピクセルデータが転
送される。そして、第３のバッファ内のピクセルデータ
（所定の演算処理が施されたピクセルデータ）はデステ
ィネーション領域に書き込まれ、また、第４のバッファ
内のピクセルデータはソース領域に書き込まれる。
ソース領域内のピクセルデータとデスティネーション領
域内のピクセルデータとが所定の演算処理された演算結
果（ピクセルデータ）が転送され、また、第４のバッフ
ァにはデスティネーション領域内のピクセルデータが転
送される。そして、第３のバッファ内のピクセルデータ
（所定の演算処理が施されたピクセルデータ）はデステ
ィネーション領域に書き込まれ、また、第４のバッファ
内のピクセルデータはソース領域に書き込まれる。
【００３１】つぎの発明にかかるグラフィックアクセラ
レータは、上記の発明において、前記転送手段は、前記
レジスタのデータと前記第２のバッファの保持データと
を、対応するピクセル毎に所定の演算処理を実行して、
この演算処理の結果を前記第３のバッファに転送すると
共に、前記第２のバッファの保持データを前記第４のバ
ッファに転送することを特徴とする。
レータは、上記の発明において、前記転送手段は、前記
レジスタのデータと前記第２のバッファの保持データと
を、対応するピクセル毎に所定の演算処理を実行して、
この演算処理の結果を前記第３のバッファに転送すると
共に、前記第２のバッファの保持データを前記第４のバ
ッファに転送することを特徴とする。
【００３２】この発明によれば、第３のバッファには、
レジスタ内の描画データ（ピクセルデータ）とデスティ
ネーション領域内のピクセルデータとが所定の演算処理
された演算結果（ピクセルデータ）が転送され、また、
第４のバッファにはデスティネーション領域内のピクセ
ルデータが転送される。そして、第３のバッファ内のピ
クセルデータ（所定の演算処理が施されたピクセルデー
タ）はデスティネーション領域に書き込まれ、また、第
４のバッファ内のピクセルデータはソース領域に書き込
まれる。
レジスタ内の描画データ（ピクセルデータ）とデスティ
ネーション領域内のピクセルデータとが所定の演算処理
された演算結果（ピクセルデータ）が転送され、また、
第４のバッファにはデスティネーション領域内のピクセ
ルデータが転送される。そして、第３のバッファ内のピ
クセルデータ（所定の演算処理が施されたピクセルデー
タ）はデスティネーション領域に書き込まれ、また、第
４のバッファ内のピクセルデータはソース領域に書き込
まれる。
【００３３】つぎの発明にかかるグラフィックアクセラ
レータは、上記の発明において、前記転送手段は、前記
第１のバッファの保持データと前記第２のバッファの保
持データとを、対応するピクセル毎に所定の演算処理を
実行し、この演算処理の結果を前記第３のバッファおよ
び第４のバッファに転送することを特徴とする。
レータは、上記の発明において、前記転送手段は、前記
第１のバッファの保持データと前記第２のバッファの保
持データとを、対応するピクセル毎に所定の演算処理を
実行し、この演算処理の結果を前記第３のバッファおよ
び第４のバッファに転送することを特徴とする。
【００３４】この発明によれば、第３のバッファおよび
第４のバッファには、ソース領域内のピクセルデータと
デスティネーション領域内のピクセルデータとが所定の
演算処理された演算結果（ピクセルデータ）が転送され
る。そして、第３のバッファ内のピクセルデータ（所定
の演算処理が施されたピクセルデータ）はデスティネー
ション領域に書き込まれ、また、第４のバッファ内のピ
クセルデータ（所定の演算処理が施されたピクセルデー
タ）はソース領域に書き込まれる。
第４のバッファには、ソース領域内のピクセルデータと
デスティネーション領域内のピクセルデータとが所定の
演算処理された演算結果（ピクセルデータ）が転送され
る。そして、第３のバッファ内のピクセルデータ（所定
の演算処理が施されたピクセルデータ）はデスティネー
ション領域に書き込まれ、また、第４のバッファ内のピ
クセルデータ（所定の演算処理が施されたピクセルデー
タ）はソース領域に書き込まれる。
【００３５】つぎの発明にかかるグラフィックアクセラ
レータは、上記の発明において、前記ソース領域及びデ
スティネーション領域における同一のアドレス位置に対
するデータの読み書き処理をするに際し、前記ソース領
域からのデータの読み込み処理、前記デスティネーショ
ン領域からのデータの読み込み処理、前記デスティネー
ション領域へのデータの書き込み処理、および前記ソー
ス領域へのデータの書き込み処理の順序に従って処理を
実行することを特徴とする。
レータは、上記の発明において、前記ソース領域及びデ
スティネーション領域における同一のアドレス位置に対
するデータの読み書き処理をするに際し、前記ソース領
域からのデータの読み込み処理、前記デスティネーショ
ン領域からのデータの読み込み処理、前記デスティネー
ション領域へのデータの書き込み処理、および前記ソー
ス領域へのデータの書き込み処理の順序に従って処理を
実行することを特徴とする。
【００３６】この発明によれば、ソース領域からのデー
タの読み込み処理、デスティネーション領域からのデー
タの読み込み処理、デスティネーション領域へのデータ
の書き込み処理、およびソース領域へのデータの書き込
み処理の順序に従って各処理が実行される。
タの読み込み処理、デスティネーション領域からのデー
タの読み込み処理、デスティネーション領域へのデータ
の書き込み処理、およびソース領域へのデータの書き込
み処理の順序に従って各処理が実行される。
【００３７】
【発明の実施の形態】以下に添付図面を参照して、この
発明にかかるグラフィックアクセラレータの好適な実施
の形態を詳細に説明する。
発明にかかるグラフィックアクセラレータの好適な実施
の形態を詳細に説明する。
【００３８】実施の形態１.図１は、この発明の実施の
形態１であるグラフィックアクセラレータの構成を示す
ブロック図である。同図１に示すグラフィックアクセラ
レータは、図７に示した従来のグラフィックアクセラレ
ータの構成において、ＤＲＡＷデータ生成部７０を削除
し、ＷＲＴバッファ１００を追加した構成になってい
る。同図において、図７に示した構成要素と同様の機能
を果たす部分には同一の符号を付すものとする。
形態１であるグラフィックアクセラレータの構成を示す
ブロック図である。同図１に示すグラフィックアクセラ
レータは、図７に示した従来のグラフィックアクセラレ
ータの構成において、ＤＲＡＷデータ生成部７０を削除
し、ＷＲＴバッファ１００を追加した構成になってい
る。同図において、図７に示した構成要素と同様の機能
を果たす部分には同一の符号を付すものとする。
【００３９】ＷＲＴバッファ１００は、メモリ１０への
書き込み用データを保持するものであり、Ｄバッファ４
０からのピクセルデータを保持する。この実施の形態１
では、ＳＷＡＰ（ピクセルデータの交換）のビットブロ
ック転送処理を実施するグラフィックアクセラレータを
想定している。
書き込み用データを保持するものであり、Ｄバッファ４
０からのピクセルデータを保持する。この実施の形態１
では、ＳＷＡＰ（ピクセルデータの交換）のビットブロ
ック転送処理を実施するグラフィックアクセラレータを
想定している。
【００４０】次に、グラフィックアクセラレータによる
ＳＷＡＰのビットブロック転送処理について説明する。
この実施の形態１でのＳＷＡＰでは、具体的には、次の
〜の５ステップが、ＣＯＰＹするデータが無くなる
まで繰り返される。 制御部９０は、Ｓ領域のピクセルデータのうち、１ワ
ードのピクセルデータをＳバッファ３０に読み込む。 制御部９０は、Ｄ領域のピクセルデータのうち、１ワ
ードのピクセルデータをＤバッファ４０に読み込む。 データパス部６０は、Ｓバッファ３０のピクセルデー
タをＷＲＴバッファ５０に転送すると共に、Ｄバッファ
４０のピクセルデータをＷＲＴバッファ１００に転送す
る。 制御部９０は、ＷＲＴバッファ１００のピクセルデー
タを対応するＳ領域に書き込む。 制御部９０は、ＷＲＴバッファ５０のピクセルデータ
を対応するＤ領域に書き込む。
ＳＷＡＰのビットブロック転送処理について説明する。
この実施の形態１でのＳＷＡＰでは、具体的には、次の
〜の５ステップが、ＣＯＰＹするデータが無くなる
まで繰り返される。 制御部９０は、Ｓ領域のピクセルデータのうち、１ワ
ードのピクセルデータをＳバッファ３０に読み込む。 制御部９０は、Ｄ領域のピクセルデータのうち、１ワ
ードのピクセルデータをＤバッファ４０に読み込む。 データパス部６０は、Ｓバッファ３０のピクセルデー
タをＷＲＴバッファ５０に転送すると共に、Ｄバッファ
４０のピクセルデータをＷＲＴバッファ１００に転送す
る。 制御部９０は、ＷＲＴバッファ１００のピクセルデー
タを対応するＳ領域に書き込む。 制御部９０は、ＷＲＴバッファ５０のピクセルデータ
を対応するＤ領域に書き込む。
【００４１】ここで、上記各ステップで１０クロック
（時間）を必要とするため、１ワードの「ＳＷＡＰ」の
処理に５０クロック必要である。
（時間）を必要とするため、１ワードの「ＳＷＡＰ」の
処理に５０クロック必要である。
【００４２】以上説明したように、実施の形態１によれ
ば、１ワードのＳＷＡＰのビットブロック転送において
は、上記従来例では９０クロック必要であったのに対
し、５０クロックで良いこととなり、上記従来例の場合
と比較して、ビットブロック転送処理の処理速度を向上
させることができる。また、上記従来例の場合において
必要であったメモリ１０上のワーク領域を必要としない
分、メモリ１０を有効に利用することができる。
ば、１ワードのＳＷＡＰのビットブロック転送において
は、上記従来例では９０クロック必要であったのに対
し、５０クロックで良いこととなり、上記従来例の場合
と比較して、ビットブロック転送処理の処理速度を向上
させることができる。また、上記従来例の場合において
必要であったメモリ１０上のワーク領域を必要としない
分、メモリ１０を有効に利用することができる。
【００４３】実施の形態２．つぎに、この発明の実施の
形態２について説明する。図２は、この発明の実施の形
態２であるグラフィックアクセラレータの構成を示すブ
ロック図である。
形態２について説明する。図２は、この発明の実施の形
態２であるグラフィックアクセラレータの構成を示すブ
ロック図である。
【００４４】同図２に示すグラフィックアクセラレータ
は、図７に示した従来のグラフィックアクセラレータの
構成において、Ｓバッファ３０を削除し、ＷＲＴバッフ
ァ１００を追加した構成になっている。同図において、
図７に示した構成要素と同様の機能を果たす部分には同
一の符号を付すものとする。
は、図７に示した従来のグラフィックアクセラレータの
構成において、Ｓバッファ３０を削除し、ＷＲＴバッフ
ァ１００を追加した構成になっている。同図において、
図７に示した構成要素と同様の機能を果たす部分には同
一の符号を付すものとする。
【００４５】ＷＲＴバッファ１００は、上記実施の形態
１に示したＷＲＴバッファ１００と同様の機能を有して
いる。この実施の形態２では、「Ｄ領域データを待避す
るＤＲＡＷ」のビットブロック転送処理を実施するグラ
フィックアクセラレータを想定している。
１に示したＷＲＴバッファ１００と同様の機能を有して
いる。この実施の形態２では、「Ｄ領域データを待避す
るＤＲＡＷ」のビットブロック転送処理を実施するグラ
フィックアクセラレータを想定している。
【００４６】ここでは、「Ｄ領域データを待避するＤＲ
ＡＷ」は、Ｄ領域のピクセルデータをＳ領域に待避さ
せ、Ｄ領域をＤＲＡＷデータで塗りつぶすビットブロッ
ク転送であるものとする。
ＡＷ」は、Ｄ領域のピクセルデータをＳ領域に待避さ
せ、Ｄ領域をＤＲＡＷデータで塗りつぶすビットブロッ
ク転送であるものとする。
【００４７】次に、グラフィックアクセラレータによる
「Ｄ領域データを待避するＤＲＡＷ」のビットブロック
転送処理について説明する。この処理は、具体的には、
次の〜の４ステップが繰り返される。 制御部９０は、Ｄ領域のピクセルデータのうち、１ワ
ードのピクセルデータをＤバッファ４０に読み込む。 データパス部６０は、ＤＲＡＷデータ生成部７０内の
ＤＲＡＷデータレジスタから読み出したＤＲＡＷデータ
をＷＲＴバッファ５０に転送すると共に、Ｄバッファ４
０のピクセルデータをＷＲＴバッファ１００に転送す
る。 制御部９０は、ＷＲＴバッファ５０のピクセルデータ
を対応するＤ領域に書き込む。 制御部９０は、ＷＲＴバッファ１００のピクセルデー
タを対応するＳ領域に書き込む。
「Ｄ領域データを待避するＤＲＡＷ」のビットブロック
転送処理について説明する。この処理は、具体的には、
次の〜の４ステップが繰り返される。 制御部９０は、Ｄ領域のピクセルデータのうち、１ワ
ードのピクセルデータをＤバッファ４０に読み込む。 データパス部６０は、ＤＲＡＷデータ生成部７０内の
ＤＲＡＷデータレジスタから読み出したＤＲＡＷデータ
をＷＲＴバッファ５０に転送すると共に、Ｄバッファ４
０のピクセルデータをＷＲＴバッファ１００に転送す
る。 制御部９０は、ＷＲＴバッファ５０のピクセルデータ
を対応するＤ領域に書き込む。 制御部９０は、ＷＲＴバッファ１００のピクセルデー
タを対応するＳ領域に書き込む。
【００４８】ここで、上記各ステップで１０クロック
（時間）程度を必要とするため、１ワードの「Ｄ領域デ
ータを待避するＤＲＡＷ」の処理に４０クロック必要で
ある。
（時間）程度を必要とするため、１ワードの「Ｄ領域デ
ータを待避するＤＲＡＷ」の処理に４０クロック必要で
ある。
【００４９】以上説明したように、実施の形態２によれ
ば、１ワードの「Ｄ領域データを待避するＤＲＡＷ」の
ビットブロック転送においては、上記従来例では５０ク
ロック必要であったのに対し、４０クロックで良いこと
となり、上記従来例の場合と比較して、ビットブロック
転送処理の処理速度を向上させることができる。
ば、１ワードの「Ｄ領域データを待避するＤＲＡＷ」の
ビットブロック転送においては、上記従来例では５０ク
ロック必要であったのに対し、４０クロックで良いこと
となり、上記従来例の場合と比較して、ビットブロック
転送処理の処理速度を向上させることができる。
【００５０】実施の形態３．つぎに、この発明の実施の
形態３について説明する。図３は、この発明の実施の形
態３であるグラフィックアクセラレータの構成を示すブ
ロック図である。
形態３について説明する。図３は、この発明の実施の形
態３であるグラフィックアクセラレータの構成を示すブ
ロック図である。
【００５１】同図３に示すグラフィックアクセラレータ
は、基本的には図１に示した実施の形態１の場合と同様
の構成である。しかし、データパス部６０は、実施の形
態１のものとは異なり、ＭＩＸ演算機能を有している。
は、基本的には図１に示した実施の形態１の場合と同様
の構成である。しかし、データパス部６０は、実施の形
態１のものとは異なり、ＭＩＸ演算機能を有している。
【００５２】この実施の形態３では、「Ｄ領域データを
待避するＭＩＸ」のビットブロック転送処理を実施する
グラフィックアクセラレータを想定している。ここで
は、「Ｄ領域データを待避するＭＩＸ」は、Ｄ領域のピ
クセルデータをＳ領域に待避させ、Ｓ領域のピクセルデ
ータとＤ領域のピクセルデータとを演算（ＡＮＤ、Ｏ
Ｒ、ＮＯＲなど）し、この演算した結果をＤ領域に書き
込むビットブロック転送であるものとする。
待避するＭＩＸ」のビットブロック転送処理を実施する
グラフィックアクセラレータを想定している。ここで
は、「Ｄ領域データを待避するＭＩＸ」は、Ｄ領域のピ
クセルデータをＳ領域に待避させ、Ｓ領域のピクセルデ
ータとＤ領域のピクセルデータとを演算（ＡＮＤ、Ｏ
Ｒ、ＮＯＲなど）し、この演算した結果をＤ領域に書き
込むビットブロック転送であるものとする。
【００５３】次に、グラフィックアクセラレータによる
「Ｄ領域データを待避するＭＩＸ」のビットブロック転
送処理について説明する。この処理は、具体的には、次
の〜の５ステップが、ＭＩＸするデータが無くなる
まで繰り返される。 制御部９０は、Ｓ領域のピクセルデータのうち、１ワ
ードのピクセルデータをＳバッファ３０に読み込む。 制御部９０は、Ｄ領域のピクセルデータのうち、１ワ
ードのピクセルデータをＤバッファ４０に読み込む。 データパス部６０は、Ｓバッファ３０のピクセルデー
タとＤバッファ４０のピクセルデータとを、対応するピ
クセル毎に演算し、この演算した結果をＷＲＴバッファ
５０に転送すると共に、Ｄバッファ４０のピクセルデー
タをＷＲＴバッファ１００に転送する。 制御部９０は、ＷＲＴバッファ５０のピクセルデータ
を対応するＤ領域に書き込む。 制御部９０は、ＷＲＴバッファ１００のピクセルデー
タを対応するＳ領域に書き込む。
「Ｄ領域データを待避するＭＩＸ」のビットブロック転
送処理について説明する。この処理は、具体的には、次
の〜の５ステップが、ＭＩＸするデータが無くなる
まで繰り返される。 制御部９０は、Ｓ領域のピクセルデータのうち、１ワ
ードのピクセルデータをＳバッファ３０に読み込む。 制御部９０は、Ｄ領域のピクセルデータのうち、１ワ
ードのピクセルデータをＤバッファ４０に読み込む。 データパス部６０は、Ｓバッファ３０のピクセルデー
タとＤバッファ４０のピクセルデータとを、対応するピ
クセル毎に演算し、この演算した結果をＷＲＴバッファ
５０に転送すると共に、Ｄバッファ４０のピクセルデー
タをＷＲＴバッファ１００に転送する。 制御部９０は、ＷＲＴバッファ５０のピクセルデータ
を対応するＤ領域に書き込む。 制御部９０は、ＷＲＴバッファ１００のピクセルデー
タを対応するＳ領域に書き込む。
【００５４】ここで、各ステップで１０クロック（時
間）程度を必要とするため、１ワードの「Ｄ領域データ
を待避するＭＩＸ」の処理に５０クロック必要である。
間）程度を必要とするため、１ワードの「Ｄ領域データ
を待避するＭＩＸ」の処理に５０クロック必要である。
【００５５】以上説明したように、実施の形態３によれ
ば、１ワードの「Ｄ領域データを待避するＭＩＸ」のビ
ットブロック転送においては、上記従来例では７０クロ
ック必要であったのに対し、５０クロックで良いことと
なり、上記従来例の場合と比較して、ビットブロック転
送処理の処理速度を向上させることができる。
ば、１ワードの「Ｄ領域データを待避するＭＩＸ」のビ
ットブロック転送においては、上記従来例では７０クロ
ック必要であったのに対し、５０クロックで良いことと
なり、上記従来例の場合と比較して、ビットブロック転
送処理の処理速度を向上させることができる。
【００５６】実施の形態４．つぎに、この発明の実施の
形態４について説明する。図４は、この発明の実施の形
態４であるグラフィックアクセラレータの構成を示すブ
ロック図である。
形態４について説明する。図４は、この発明の実施の形
態４であるグラフィックアクセラレータの構成を示すブ
ロック図である。
【００５７】同図４に示すグラフィックアクセラレータ
は、基本的には図２に示した実施の形態１の場合と同様
の構成である。しかしデータパス部６０は、実施の形態
２のものとは異なり、ＭＩＸ演算機能を有している。
は、基本的には図２に示した実施の形態１の場合と同様
の構成である。しかしデータパス部６０は、実施の形態
２のものとは異なり、ＭＩＸ演算機能を有している。
【００５８】この実施の形態４では、「Ｄ領域データを
待避するＤＲＡＷ with Operation」のビットブロック
転送処理を実施するグラフィックアクセラレータを想定
している。
待避するＤＲＡＷ with Operation」のビットブロック
転送処理を実施するグラフィックアクセラレータを想定
している。
【００５９】ここでは、「Ｄ領域データを待避するＤＲ
ＡＷ with Operation」は、Ｄ領域のピクセルデータを
Ｓ領域に待避させ、ＤＲＡＷデータ生成部７０内のＤＲ
ＡＷデータレジスタのＤＲＡＷデータとＤ領域のピクセ
ルデータとを演算（ＡＮＤ、ＯＲ、ＮＯＲ等）し、この
演算した結果をＤ領域に書き込むビットブロック転送で
ある。
ＡＷ with Operation」は、Ｄ領域のピクセルデータを
Ｓ領域に待避させ、ＤＲＡＷデータ生成部７０内のＤＲ
ＡＷデータレジスタのＤＲＡＷデータとＤ領域のピクセ
ルデータとを演算（ＡＮＤ、ＯＲ、ＮＯＲ等）し、この
演算した結果をＤ領域に書き込むビットブロック転送で
ある。
【００６０】次に、グラフィックアクセラレータによる
「Ｄ領域データを待避するＤＲＡＷwith Operation」の
ビットブロック転送処理について説明する。この処理
は、具体的には、次の〜の４ステップが繰り返され
る。 制御部９０は、Ｄ領域のピクセルデータのうち、１ワ
ードのピクセルデータをＤバッファ４０に読み込む。 データパス部６０は、ＤＲＡＷデータ生成部７０内の
ＤＲＡＷデータレジスタから読み出したＤＲＡＷデータ
とＤバッファ４０のピクセルデータとを、対応するピク
セル毎に演算し、この演算した結果をＷＲＴバッファ５
０に転送する。 制御部９０は、ＷＲＴバッファ５０のピクセルデータ
を対応するＤ領域に書き込む。 制御部９０は、ＷＲＴバッファ１００のピクセルデー
タを対応するＳ領域に書き込む。
「Ｄ領域データを待避するＤＲＡＷwith Operation」の
ビットブロック転送処理について説明する。この処理
は、具体的には、次の〜の４ステップが繰り返され
る。 制御部９０は、Ｄ領域のピクセルデータのうち、１ワ
ードのピクセルデータをＤバッファ４０に読み込む。 データパス部６０は、ＤＲＡＷデータ生成部７０内の
ＤＲＡＷデータレジスタから読み出したＤＲＡＷデータ
とＤバッファ４０のピクセルデータとを、対応するピク
セル毎に演算し、この演算した結果をＷＲＴバッファ５
０に転送する。 制御部９０は、ＷＲＴバッファ５０のピクセルデータ
を対応するＤ領域に書き込む。 制御部９０は、ＷＲＴバッファ１００のピクセルデー
タを対応するＳ領域に書き込む。
【００６１】ここで、各ステップで１０クロック（時
間）必要とするため、１ワードの「Ｄ領域データを待避
するＤＲＡＷ with Operation」の処理に４０クロック
必要である。
間）必要とするため、１ワードの「Ｄ領域データを待避
するＤＲＡＷ with Operation」の処理に４０クロック
必要である。
【００６２】以上説明したように、実施の形態４によれ
ば、１ワードの「Ｄ領域データを待避するＤＲＡＷ wit
h Operation」のビットブロック転送においては、上記
従来例では６０クロック必要であったのに対し、４０ク
ロックで良いこととなり、上記従来例の場合と比較し
て、ビットブロック転送処理の処理速度を向上させるこ
とができる。
ば、１ワードの「Ｄ領域データを待避するＤＲＡＷ wit
h Operation」のビットブロック転送においては、上記
従来例では６０クロック必要であったのに対し、４０ク
ロックで良いこととなり、上記従来例の場合と比較し
て、ビットブロック転送処理の処理速度を向上させるこ
とができる。
【００６３】実施の形態５．つぎに、この発明の実施の
形態５について説明する。図５は、この発明の実施の形
態５であるグラフィックアクセラレータの構成を示すブ
ロック図である。同図５に示すグラフィックアクセラレ
ータは、図３に示した実施の形態３の場合と同様の構成
になっている。この実施の形態５では、ＭＩＸ＆ＭＩＸ
のビットブロック転送処理を実施するグラフィックアク
セラレータを想定している。
形態５について説明する。図５は、この発明の実施の形
態５であるグラフィックアクセラレータの構成を示すブ
ロック図である。同図５に示すグラフィックアクセラレ
ータは、図３に示した実施の形態３の場合と同様の構成
になっている。この実施の形態５では、ＭＩＸ＆ＭＩＸ
のビットブロック転送処理を実施するグラフィックアク
セラレータを想定している。
【００６４】ここでは、ＭＩＸ＆ＭＩＸは、Ｓ領域のピ
クセルデータとＤ領域のピクセルデータとを用いて２種
類の演算（ＡＮＤ、ＯＲ、ＮＯＲ等）を施し、この演算
した結果をＳ領域及びＤ領域に書き込むビットブロック
転送であるものとする。
クセルデータとＤ領域のピクセルデータとを用いて２種
類の演算（ＡＮＤ、ＯＲ、ＮＯＲ等）を施し、この演算
した結果をＳ領域及びＤ領域に書き込むビットブロック
転送であるものとする。
【００６５】次に、グラフィックアクセラレータによる
ＭＩＸ＆ＭＩＸのビットブロック転送処理について説明
する。この処理は、具体的には、次の〜の６ステッ
プが、ＭＩＸするデータが無くなるまで繰り返される。 制御部９０は、Ｓ領域のピクセルデータのうち、１ワ
ードのピクセルデータをＳバッファ３０に読み込む。 制御部９０は、Ｄ領域のピクセルデータのうち、１ワ
ードのピクセルデータをＤバッファ４０に読み込む。 データパス部６０は、Ｓバッファ３０のピクセルデー
タとＤバッファ４０のピクセルデータとを、対応するピ
クセル毎に演算（１回目のＭＩＸ演算）し、この演算し
た結果をＷＲＴバッファ５０に転送する。 データパス部６０は、Ｓバッファ３０のピクセルデー
タとＤバッファ４０のピクセルデータとを、対応するピ
クセル毎に演算（２回目のＭＩＸ演算）し、この演算し
た結果をＷＲＴバッファ１００に転送する。 制御部９０は、ＷＲＴバッファ５０のピクセルデータ
を対応するＤ領域に書き込む。 制御部９０は、ＷＲＴバッファ１００のピクセルデー
タを対応するＳ領域に書き込む。
ＭＩＸ＆ＭＩＸのビットブロック転送処理について説明
する。この処理は、具体的には、次の〜の６ステッ
プが、ＭＩＸするデータが無くなるまで繰り返される。 制御部９０は、Ｓ領域のピクセルデータのうち、１ワ
ードのピクセルデータをＳバッファ３０に読み込む。 制御部９０は、Ｄ領域のピクセルデータのうち、１ワ
ードのピクセルデータをＤバッファ４０に読み込む。 データパス部６０は、Ｓバッファ３０のピクセルデー
タとＤバッファ４０のピクセルデータとを、対応するピ
クセル毎に演算（１回目のＭＩＸ演算）し、この演算し
た結果をＷＲＴバッファ５０に転送する。 データパス部６０は、Ｓバッファ３０のピクセルデー
タとＤバッファ４０のピクセルデータとを、対応するピ
クセル毎に演算（２回目のＭＩＸ演算）し、この演算し
た結果をＷＲＴバッファ１００に転送する。 制御部９０は、ＷＲＴバッファ５０のピクセルデータ
を対応するＤ領域に書き込む。 制御部９０は、ＷＲＴバッファ１００のピクセルデー
タを対応するＳ領域に書き込む。
【００６６】ここで、各ステップで１０クロック（時
間）程度を必要とするため、１ワードのＭＩＸ＆ＭＩＸ
の処理に６０クロック必要である。
間）程度を必要とするため、１ワードのＭＩＸ＆ＭＩＸ
の処理に６０クロック必要である。
【００６７】以上説明したように、実施の形態５によれ
ば、１ワードのＭＩＸ＆ＭＩＸのビットブロック転送に
おいては、上記従来例では１１０クロック必要であった
のに対し、６０クロックで良いこととなり、上記従来例
の場合と比較して、ビットブロック転送処理の処理速度
を向上させることができる。また、上記従来例の場合に
必要であったメモリ１０上のワーク領域を必要としない
分、メモリ１０を有効に利用することができる。
ば、１ワードのＭＩＸ＆ＭＩＸのビットブロック転送に
おいては、上記従来例では１１０クロック必要であった
のに対し、６０クロックで良いこととなり、上記従来例
の場合と比較して、ビットブロック転送処理の処理速度
を向上させることができる。また、上記従来例の場合に
必要であったメモリ１０上のワーク領域を必要としない
分、メモリ１０を有効に利用することができる。
【００６８】実施の形態６．つぎに、この発明の実施の
形態６について説明する。この実施の形態６は、Ｓ領域
及びＤ領域に対するＲｅａｄ（読み出し）とＷｒｉｔｅ
（書き込み）のアクセスの順番を変更して、ビットブロ
ック転送処理の処理速度を向上させることのできるグラ
フィックアクセラレータを想定している。
形態６について説明する。この実施の形態６は、Ｓ領域
及びＤ領域に対するＲｅａｄ（読み出し）とＷｒｉｔｅ
（書き込み）のアクセスの順番を変更して、ビットブロ
ック転送処理の処理速度を向上させることのできるグラ
フィックアクセラレータを想定している。
【００６９】ところで、ロウ（行）アドレスが変わる
と、再アクティベイトシーケンスが必要になる。このた
め、メモリが例えばＳＤＲＡＭ（Ｓynchronous ＤＲＡ
Ｍ） の場合、上述した各実施の形態１〜５での処理に
おいては、ロウアドレスの変更を最小とするように処理
シーケンスを考慮する必要がある。
と、再アクティベイトシーケンスが必要になる。このた
め、メモリが例えばＳＤＲＡＭ（Ｓynchronous ＤＲＡ
Ｍ） の場合、上述した各実施の形態１〜５での処理に
おいては、ロウアドレスの変更を最小とするように処理
シーケンスを考慮する必要がある。
【００７０】すなわち、一旦、Ｓ領域をアクセスし始め
たら最大限連続してＳ領域内のアクセスを実施するよう
にする。同様に、一旦、Ｄ領域をアクセスし始めたら最
大限連続してＤ領域内のアクセスを実施するようにす
る。
たら最大限連続してＳ領域内のアクセスを実施するよう
にする。同様に、一旦、Ｄ領域をアクセスし始めたら最
大限連続してＤ領域内のアクセスを実施するようにす
る。
【００７１】具体的には、上述した実施の形態１におい
て〜の５ステップのうち、のステップとのステ
ップの順番を後述するように書き換えることにより、１
ワードの処理中に必要なＳＤＲＡＭに対するアクティベ
イトシーケンスの回数を２回にすることができる。因み
に、上述した実施の形態１では、そのアクティベイトシ
ーケンス数は４回である。
て〜の５ステップのうち、のステップとのステ
ップの順番を後述するように書き換えることにより、１
ワードの処理中に必要なＳＤＲＡＭに対するアクティベ
イトシーケンスの回数を２回にすることができる。因み
に、上述した実施の形態１では、そのアクティベイトシ
ーケンス数は４回である。
【００７２】次に、実施の形態６のグラフィックアクセ
ラレータによるＳＷＡＰ処理について説明する。 制御部９０は、Ｓ領域のピクセルデータのうち、１ワ
ードのピクセルデータをＳバッファ３０に読み込む。 制御部９０は、Ｄ領域のピクセルデータのうち、１ワ
ードのピクセルデータをＤバッファ４０に読み込む。 データパス部６０は、Ｓバッファ３０のピクセルデー
タをＷＲＴバッファ５０に転送すると共に、Ｄバッファ
４０のピクセルデータをＷＲＴバッファ１００に転送す
る。 制御部９０は、ＷＲＴバッファ５０のピクセルデータ
を対応するＤ領域に書き込む。 制御部９０は、ＷＲＴバッファ１００のピクセルデー
タを対応するＳ領域に書き込む。
ラレータによるＳＷＡＰ処理について説明する。 制御部９０は、Ｓ領域のピクセルデータのうち、１ワ
ードのピクセルデータをＳバッファ３０に読み込む。 制御部９０は、Ｄ領域のピクセルデータのうち、１ワ
ードのピクセルデータをＤバッファ４０に読み込む。 データパス部６０は、Ｓバッファ３０のピクセルデー
タをＷＲＴバッファ５０に転送すると共に、Ｄバッファ
４０のピクセルデータをＷＲＴバッファ１００に転送す
る。 制御部９０は、ＷＲＴバッファ５０のピクセルデータ
を対応するＤ領域に書き込む。 制御部９０は、ＷＲＴバッファ１００のピクセルデー
タを対応するＳ領域に書き込む。
【００７３】ここで、この実施の形態６と上述した実施
の形態１とにおいて、Ｓ領域およびＤ領域ともに９ピク
セル（３ワード）および１ラインであるものとした場合
に、ＳＷＡＰのビットブロック転送処理を実施した場合
のアクティベイトの様子を、図６に示す。
の形態１とにおいて、Ｓ領域およびＤ領域ともに９ピク
セル（３ワード）および１ラインであるものとした場合
に、ＳＷＡＰのビットブロック転送処理を実施した場合
のアクティベイトの様子を、図６に示す。
【００７４】なお、図６において、ＳはＳ領域を示し、
ＤはＤ領域を示し、Ｓ領域又はＤ領域内の１，２，３は
ロウアドレスを示し、１〜１２はメモリ１０（つまりＳ
領域又はＤ領域）に対するアクセスの回数を示し、Ｒは
Ｒｅａｄ（読み出し）を示し、ＷはＷｒｉｔｅ（書き込
み）を示すものとする。
ＤはＤ領域を示し、Ｓ領域又はＤ領域内の１，２，３は
ロウアドレスを示し、１〜１２はメモリ１０（つまりＳ
領域又はＤ領域）に対するアクセスの回数を示し、Ｒは
Ｒｅａｄ（読み出し）を示し、ＷはＷｒｉｔｅ（書き込
み）を示すものとする。
【００７５】たとえば、アクセス回数が１〜３までのＳ
ＷＡＰ処理においては、実施の形態１では、 アクセス１回目：Ｓ領域のＲｅａｄ アクセス２回目：Ｄ領域のＲｅａｄ アクセス３回目：Ｓ領域のＷｒｉｔｅ の処理が実施される。
ＷＡＰ処理においては、実施の形態１では、 アクセス１回目：Ｓ領域のＲｅａｄ アクセス２回目：Ｄ領域のＲｅａｄ アクセス３回目：Ｓ領域のＷｒｉｔｅ の処理が実施される。
【００７６】この場合、２回目と３回目のアクセスのと
きに、それぞれアクティベイトが必要である（図６参
照）。
きに、それぞれアクティベイトが必要である（図６参
照）。
【００７７】これに対し、この実施の形態６では、 アクセス１回目：Ｓ領域のＲｅａｄ アクセス２回目：Ｄ領域のＲｅａｄ アクセス３回目：Ｄ領域のＷｒｉｔｅ の処理が実施される。
【００７８】この場合、２回目のアクセスのときにアク
ティベイトが必要であるものの、３回目のアクセスのと
きにはアクティベイトは必要がない（図６参照）。
ティベイトが必要であるものの、３回目のアクセスのと
きにはアクティベイトは必要がない（図６参照）。
【００７９】アクティベイト回数の合計は、図６からも
明らかなように、この実施の形態６では７回であるのに
対し、実施の形態１では１２回である。このように本実
施の形態６では、実施の形態１の場合と比較して、ＳＷ
ＡＰ処理の高速化を図ることができる。なお、以上のこ
とはＳＷＡＰ以外の他の処理においても同様である。
明らかなように、この実施の形態６では７回であるのに
対し、実施の形態１では１２回である。このように本実
施の形態６では、実施の形態１の場合と比較して、ＳＷ
ＡＰ処理の高速化を図ることができる。なお、以上のこ
とはＳＷＡＰ以外の他の処理においても同様である。
【００８０】以上説明したように、実施の形態６によれ
ば、ソース領域からのピクセルデータの読み込み処理、
デスティネーション領域からのピクセルデータの読み込
み処理、デスティネーション領域へのピクセルデータの
書き込み処理、およびソース領域へのピクセルデータの
書き込み処理の順序に従って各処理を実行するようにし
ているので、アクティベイトの回数を削減することがで
き、ＳＷＡＰ処理等のビットブロック転送処理の高速化
を図ることができる。
ば、ソース領域からのピクセルデータの読み込み処理、
デスティネーション領域からのピクセルデータの読み込
み処理、デスティネーション領域へのピクセルデータの
書き込み処理、およびソース領域へのピクセルデータの
書き込み処理の順序に従って各処理を実行するようにし
ているので、アクティベイトの回数を削減することがで
き、ＳＷＡＰ処理等のビットブロック転送処理の高速化
を図ることができる。
【００８１】
【発明の効果】以上説明したように、この発明によれ
ば、第３のバッファにはソース領域内のピクセルデータ
が転送されると共に、第４のバッファにはデスティネー
ション領域内のピクセルデータが転送され、また、第３
のバッファ内のピクセルデータはデスティネーション領
域に書き込まれると共に、第４のバッファ内のピクセル
データはソース領域に書き込まれるので、「ソース領域
とデスティネーション領域とにおけるピクセルデータの
交換」というビットブロック転送処理の処理速度を向上
させることができると共に、データ待避用のワーク領域
を必要としない分、メモリを有効に利用することができ
る。
ば、第３のバッファにはソース領域内のピクセルデータ
が転送されると共に、第４のバッファにはデスティネー
ション領域内のピクセルデータが転送され、また、第３
のバッファ内のピクセルデータはデスティネーション領
域に書き込まれると共に、第４のバッファ内のピクセル
データはソース領域に書き込まれるので、「ソース領域
とデスティネーション領域とにおけるピクセルデータの
交換」というビットブロック転送処理の処理速度を向上
させることができると共に、データ待避用のワーク領域
を必要としない分、メモリを有効に利用することができ
る。
【００８２】つぎの発明によれば、第３のバッファには
レジスタ内の描画データが転送されると共に、第４のバ
ッファにはデスティネーション領域内のピクセルデータ
が転送され、また、第３のバッファ内のピクセルデータ
（描画データ）はデスティネーション領域に書き込まれ
ると共に、第４のバッファ内のピクセルデータはソース
領域に書き込まれるので、「デスティネーション領域の
ピクセルデータをソース領域に待避させ、デスティネー
ション領域を描画データで塗りつぶす」というビットブ
ロック転送処理の処理速度を向上させることができる。
レジスタ内の描画データが転送されると共に、第４のバ
ッファにはデスティネーション領域内のピクセルデータ
が転送され、また、第３のバッファ内のピクセルデータ
（描画データ）はデスティネーション領域に書き込まれ
ると共に、第４のバッファ内のピクセルデータはソース
領域に書き込まれるので、「デスティネーション領域の
ピクセルデータをソース領域に待避させ、デスティネー
ション領域を描画データで塗りつぶす」というビットブ
ロック転送処理の処理速度を向上させることができる。
【００８３】つぎの発明によれば、第３のバッファに
は、ソース領域内のピクセルデータとデスティネーショ
ン領域内のピクセルデータとに対して所定の演算が施さ
れた演算結果（ピクセルデータ）が転送されると共に、
第４のバッファにはデスティネーション領域内のピクセ
ルデータが転送され、また、第３のバッファ内のピクセ
ルデータ（所定の演算処理が施されたピクセルデータ）
はデスティネーション領域に書き込まれると共に、第４
のバッファ内のピクセルデータはソース領域に書き込ま
れるので、「デスティネーション領域のピクセルデータ
をソース領域に待避させ、ソース領域のピクセルデータ
と、デスティネーション領域のピクセルデータとを演算
（たとえばＡＮＤ、ＯＲ、ＮＯＲなど）し、この演算し
た結果をデスティネーション領域に書き込む」というビ
ットブロック転送処理の処理速度を向上させることがで
きる。
は、ソース領域内のピクセルデータとデスティネーショ
ン領域内のピクセルデータとに対して所定の演算が施さ
れた演算結果（ピクセルデータ）が転送されると共に、
第４のバッファにはデスティネーション領域内のピクセ
ルデータが転送され、また、第３のバッファ内のピクセ
ルデータ（所定の演算処理が施されたピクセルデータ）
はデスティネーション領域に書き込まれると共に、第４
のバッファ内のピクセルデータはソース領域に書き込ま
れるので、「デスティネーション領域のピクセルデータ
をソース領域に待避させ、ソース領域のピクセルデータ
と、デスティネーション領域のピクセルデータとを演算
（たとえばＡＮＤ、ＯＲ、ＮＯＲなど）し、この演算し
た結果をデスティネーション領域に書き込む」というビ
ットブロック転送処理の処理速度を向上させることがで
きる。
【００８４】つぎの発明によれば、第３のバッファに
は、レジスタ内の描画データ（ピクセルデータ）とデス
ティネーション領域内のピクセルデータとに対して所定
の演算が施された演算結果（ピクセルデータ）が転送さ
れると共に、第４のバッファにはデスティネーション領
域内のピクセルデータが転送され、また、第３のバッフ
ァ内のピクセルデータ（所定の演算処理が施されたピク
セルデータ）はデスティネーション領域に書き込まれる
と共に、第４のバッファ内のピクセルデータはソース領
域に書き込まれるので、「デスティネーション領域のピ
クセルデータをソース領域に待避させ、レジスタ内の描
画データ（ピクセルデータ）と、デスティネーション領
域のピクセルデータとを演算（たとえばＡＮＤ、ＯＲ、
ＮＯＲなど）し、この演算した結果をデスティネーショ
ン領域に書き込む」というビットブロック転送処理の処
理速度を向上させることができる。
は、レジスタ内の描画データ（ピクセルデータ）とデス
ティネーション領域内のピクセルデータとに対して所定
の演算が施された演算結果（ピクセルデータ）が転送さ
れると共に、第４のバッファにはデスティネーション領
域内のピクセルデータが転送され、また、第３のバッフ
ァ内のピクセルデータ（所定の演算処理が施されたピク
セルデータ）はデスティネーション領域に書き込まれる
と共に、第４のバッファ内のピクセルデータはソース領
域に書き込まれるので、「デスティネーション領域のピ
クセルデータをソース領域に待避させ、レジスタ内の描
画データ（ピクセルデータ）と、デスティネーション領
域のピクセルデータとを演算（たとえばＡＮＤ、ＯＲ、
ＮＯＲなど）し、この演算した結果をデスティネーショ
ン領域に書き込む」というビットブロック転送処理の処
理速度を向上させることができる。
【００８５】つぎの発明によれば、第３のバッファおよ
び第４のバッファには、ソース領域内のピクセルデータ
とデスティネーション領域内のピクセルデータとに対し
て所定の演算が施された演算結果（ピクセルデータ）が
転送されると共に、第３のバッファ内のピクセルデータ
（所定の演算処理が施されたピクセルデータ）はデステ
ィネーション領域に書き込まれ、また、第４のバッファ
内のピクセルデータ（所定の演算処理が施されたピクセ
ルデータ）はソース領域に書き込まれるので、「ソース
領域のピクセルデータとデスティネーション領域のピク
セルデータとを用いて２種類の演算（たとえばＡＮＤ、
ＯＲ、ＮＯＲなど）を施し、この演算した結果をソース
領域及びデスティネーション領域に書き込む」というビ
ットブロック転送処理の処理速度を向上させることがで
きると共に、データ待避用のワーク領域を必要としない
分、メモリを有効に利用することができる。
び第４のバッファには、ソース領域内のピクセルデータ
とデスティネーション領域内のピクセルデータとに対し
て所定の演算が施された演算結果（ピクセルデータ）が
転送されると共に、第３のバッファ内のピクセルデータ
（所定の演算処理が施されたピクセルデータ）はデステ
ィネーション領域に書き込まれ、また、第４のバッファ
内のピクセルデータ（所定の演算処理が施されたピクセ
ルデータ）はソース領域に書き込まれるので、「ソース
領域のピクセルデータとデスティネーション領域のピク
セルデータとを用いて２種類の演算（たとえばＡＮＤ、
ＯＲ、ＮＯＲなど）を施し、この演算した結果をソース
領域及びデスティネーション領域に書き込む」というビ
ットブロック転送処理の処理速度を向上させることがで
きると共に、データ待避用のワーク領域を必要としない
分、メモリを有効に利用することができる。
【００８６】つぎの発明によれば、ソース領域からのデ
ータの読み込み処理、デスティネーション領域からのデ
ータの読み込み処理、デスティネーション領域へのデー
タの書き込み処理、およびソース領域へのデータの書き
込み処理の順序に従って各処理が実行されるので、アク
ティベイトの回数を削減することができ、よって「たと
えばピクセルデータ交換等のビットブロック転送処理の
高速化を図ることができる。
ータの読み込み処理、デスティネーション領域からのデ
ータの読み込み処理、デスティネーション領域へのデー
タの書き込み処理、およびソース領域へのデータの書き
込み処理の順序に従って各処理が実行されるので、アク
ティベイトの回数を削減することができ、よって「たと
えばピクセルデータ交換等のビットブロック転送処理の
高速化を図ることができる。
【図１】 この発明の実施の形態１であるグラフィック
アクセラレータの構成を示すブロック図である。
アクセラレータの構成を示すブロック図である。
【図２】 この発明の実施の形態２であるグラフィック
アクセラレータの構成を示すブロック図である。
アクセラレータの構成を示すブロック図である。
【図３】 この発明の実施の形態３であるグラフィック
アクセラレータの構成を示すブロック図である。
アクセラレータの構成を示すブロック図である。
【図４】 この発明の実施の形態４であるグラフィック
アクセラレータの構成を示すブロック図である。
アクセラレータの構成を示すブロック図である。
【図５】 この発明の実施の形態５であるグラフィック
アクセラレータの構成を示すブロック図である。
アクセラレータの構成を示すブロック図である。
【図６】 この発明の実施の形態６であるグラフィック
アクセラレータのビットブロック転送処理を説明するた
めの図である。
アクセラレータのビットブロック転送処理を説明するた
めの図である。
【図７】 従来のグラフィックアクセラレータの構成を
示すブロック図である。
示すブロック図である。
【図８】 従来のグラフィックアクセラレータのビット
ブロック転送処理を説明するための図である。
ブロック転送処理を説明するための図である。
【図９】 従来のグラフィックアクセラレータのビット
ブロック転送処理を説明するための図である。
ブロック転送処理を説明するための図である。
１０ メモリ、３０ ソースバッファ（Ｓバッファ）、
４０ デスティネーションバッファ（Ｄバッファ）、５
０，１００ ＷＲＩＴＥバッファ（ＷＲＴバッファ）、
６０ データパス部、７０ 描画データ生成部（ＤＲＡ
Ｗデータ生成部）、８０ アドレス信号生成部、９０
制御部。
４０ デスティネーションバッファ（Ｄバッファ）、５
０，１００ ＷＲＩＴＥバッファ（ＷＲＴバッファ）、
６０ データパス部、７０ 描画データ生成部（ＤＲＡ
Ｗデータ生成部）、８０ アドレス信号生成部、９０
制御部。
Claims (6)
- 【請求項１】 ソース領域とデスティネーション領域と
を有するメモリと、前記ソース領域から読み込まれたピ
クセルデータを保持する第１のバッファと、前記デステ
ィネーション領域から読み込まれたピクセルデータを保
持する第２のバッファと、前記メモリへの書き込み用の
ピクセルデータを保持する第３のバッファとを有するグ
ラフィックアクセラレータにおいて、 前記メモリへの書き込み用のピクセルデータを保持する
第４のバッファと、 前記メモリへのアクセス単位で、前記ソース領域のデー
タを前記第１のバッファに読み込むと共に前記デスティ
ネーション領域のデータを前記第２のバッファに読み込
む読込手段と、 前記第１のバッファの保持データを前記第３のバッファ
に転送すると共に、前記第２のバッファの保持データを
前記第４のバッファに転送する転送手段と、 前記第４のバッファの保持データを前記ソース領域に書
き込むと共に、前記第３の保持データを前記デスティネ
ーション領域に書き込む書込手段と、 を具備したことを特徴とするグラフィックアクセラレー
タ。 - 【請求項２】 描画データを記憶するレジスタを更に備
え、 前記読込手段は、 前記メモリへのアクセス単位で、前記デスティネーショ
ン領域のデータを前記第２のバッファに読み込むと共
に、 前記転送手段は、 前記レジスタからデータを読み込んで前記第３のバッフ
ァに転送すると共に、前記第２のバッファの保持データ
を前記第４のバッファに転送することを特徴とする請求
項１に記載のグラフィックアクセラレータ。 - 【請求項３】 前記転送手段は、 前記第１のバッファの保持データと前記第２のバッファ
の保持データとを、対応するピクセル毎に所定の演算処
理を実行し、この演算処理の結果を前記第３のバッファ
に転送すると共に、前記第２のバッファの保持データを
前記第４のバッファに転送することを特徴とする請求項
１に記載のグラフィックアクセラレータ。 - 【請求項４】 前記転送手段は、 前記レジスタのデータと前記第２のバッファの保持デー
タとを、対応するピクセル毎に所定の演算処理を実行し
て、この演算処理の結果を前記第３のバッファに転送す
ると共に、前記第２のバッファの保持データを前記第４
のバッファに転送することを特徴とする請求項２に記載
のグラフィックアクセラレータ。 - 【請求項５】 前記転送手段は、 前記第１のバッファの保持データと前記第２のバッファ
の保持データとを、対応するピクセル毎に所定の演算処
理を実行し、この演算処理の結果を前記第３のバッファ
および第４のバッファに転送することを特徴とする請求
項１に記載のグラフィックアクセラレータ。 - 【請求項６】 前記ソース領域及びデスティネーション
領域における同一のアドレス位置に対するデータの読み
書き処理をするに際し、 前記ソース領域からのデータの読み込み処理、前記デス
ティネーション領域からのデータの読み込み処理、前記
デスティネーション領域へのデータの書き込み処理、お
よび前記ソース領域へのデータの書き込み処理の順序に
従って処理を実行することを特徴とする請求項１乃至５
の何れか１つに記載のグラフィックアクセラレータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001152815A JP2002352236A (ja) | 2001-05-22 | 2001-05-22 | グラフィックアクセラレータ |
| US09/968,518 US20020175919A1 (en) | 2001-05-22 | 2001-10-02 | Graphic accelerator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001152815A JP2002352236A (ja) | 2001-05-22 | 2001-05-22 | グラフィックアクセラレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002352236A true JP2002352236A (ja) | 2002-12-06 |
Family
ID=18997430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001152815A Pending JP2002352236A (ja) | 2001-05-22 | 2001-05-22 | グラフィックアクセラレータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20020175919A1 (ja) |
| JP (1) | JP2002352236A (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6247084B1 (en) * | 1997-10-08 | 2001-06-12 | Lsi Logic Corporation | Integrated circuit with unified memory system and dual bus architecture |
| US6587112B1 (en) * | 2000-07-10 | 2003-07-01 | Hewlett-Packard Development Company, L.P. | Window copy-swap using multi-buffer hardware support |
-
2001
- 2001-05-22 JP JP2001152815A patent/JP2002352236A/ja active Pending
- 2001-10-02 US US09/968,518 patent/US20020175919A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20020175919A1 (en) | 2002-11-28 |
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