JPH03137722A - 二次元メモリ装置 - Google Patents
二次元メモリ装置Info
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- JPH03137722A JPH03137722A JP27488689A JP27488689A JPH03137722A JP H03137722 A JPH03137722 A JP H03137722A JP 27488689 A JP27488689 A JP 27488689A JP 27488689 A JP27488689 A JP 27488689A JP H03137722 A JPH03137722 A JP H03137722A
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- 230000015654 memory Effects 0.000 claims abstract description 48
- 238000000034 method Methods 0.000 description 21
- 238000010586 diagram Methods 0.000 description 4
- 238000012935 Averaging Methods 0.000 description 2
- 230000006835 compression Effects 0.000 description 2
- 238000007906 compression Methods 0.000 description 2
- 238000011946 reduction process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000003936 working memory Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、デイスプレィ等の表示装置に表示する表示
情報を記憶する二次元メモリ装置に関するものである。
情報を記憶する二次元メモリ装置に関するものである。
〔従来の技術）
従来、この種のメモリ装置を備えた表示装置はコンピュ
ータの出力装置として一般に広く使用されている。
ータの出力装置として一般に広く使用されている。
ところで、上記メモリ装置としては、−次元のビデオＲ
ＡＭが広く使用され、ＣＰＬＩまたはグラフィックコン
トローラが表示データの書込みを連続的に読み出してＣ
ＲＴデイスプレィに表示させていた。
ＡＭが広く使用され、ＣＰＬＩまたはグラフィックコン
トローラが表示データの書込みを連続的に読み出してＣ
ＲＴデイスプレィに表示させていた。
しかしながら、上記のように構成された従来のメモリ装
置においては、ＣＰＬＩまたはグラフィックコントロー
ラがアドレスとデータを高速な演算処理とデータの入出
力を繰り返しても大きな面積の移動処理、拡大処理、！
１小処理等を高速に処理することが非常に難しいという
問題点があった。
置においては、ＣＰＬＩまたはグラフィックコントロー
ラがアドレスとデータを高速な演算処理とデータの入出
力を繰り返しても大きな面積の移動処理、拡大処理、！
１小処理等を高速に処理することが非常に難しいという
問題点があった。
この発明は、上記の問題点を解決するためになされたも
ので、表示データを二次元配列されたメモリ媒体を利用
し、行単位と列単位を並列的に読み出しまたは書き込み
を時系列的に処理することにより、表示データに対する
移動処理、拡大処理、縮小処理等を高速に処理できる二
次元メモリ装置を得ることを目的とする。
ので、表示データを二次元配列されたメモリ媒体を利用
し、行単位と列単位を並列的に読み出しまたは書き込み
を時系列的に処理することにより、表示データに対する
移動処理、拡大処理、縮小処理等を高速に処理できる二
次元メモリ装置を得ることを目的とする。
（課題を解決するための手段）
この発明に係る二次元メモリ装置は、複数の行と列から
二次元配列されたメモリセル群と、このメモリセル群の
任意の行または列に配列されたメモリセルをアクセスし
、演算処理種別に応じて指定されたメモリセル群の行ま
たは列から順次行単位または列単位に読み出される所望
データに対するメモリセル群上の指定される行または列
への時系列書き込みを制御するアクセス制御手段とから
構成したものである。
二次元配列されたメモリセル群と、このメモリセル群の
任意の行または列に配列されたメモリセルをアクセスし
、演算処理種別に応じて指定されたメモリセル群の行ま
たは列から順次行単位または列単位に読み出される所望
データに対するメモリセル群上の指定される行または列
への時系列書き込みを制御するアクセス制御手段とから
構成したものである。
また、アクセス制御手段は、演算処理種別に基づいて複
数の行と列から二次元配列されたメモリセル群に記憶さ
れるデータの縮小処理を実行するように構成したもので
ある。
数の行と列から二次元配列されたメモリセル群に記憶さ
れるデータの縮小処理を実行するように構成したもので
ある。
さらに、アクセス制御手段は、演算処理種別に基づいて
複数の行と列から二次元配列されたメモリセル群に記憶
されるデータの拡大ＩＡ理を実行するように構成したも
のである。
複数の行と列から二次元配列されたメモリセル群に記憶
されるデータの拡大ＩＡ理を実行するように構成したも
のである。
〔作用］
この発明においては、所定の演算処理が指示されると、
アクセス制御手段がメモリセル群の任意の行または列に
配列されたメモリセルを行単位または列単位にアクセス
して演算処理種別に応じて指定された行または列から読
み出される所望データを対応するメモリセル群の行また
は列に向かって時系列に順次書き込みを制御し、一定エ
リアに属する所望データに行単位または列単位にアクセ
ス処理することを可能とする。
アクセス制御手段がメモリセル群の任意の行または列に
配列されたメモリセルを行単位または列単位にアクセス
して演算処理種別に応じて指定された行または列から読
み出される所望データを対応するメモリセル群の行また
は列に向かって時系列に順次書き込みを制御し、一定エ
リアに属する所望データに行単位または列単位にアクセ
ス処理することを可能とする。
また、アクセス制御手段は、演算処理種別に基づいて複
数の行と列から二次元配列されたメモリセル群に記憶さ
れるデータの縮小処理を実行し、一定エリアに属する所
望データの縮小処理を行単位または列単位にアクセス処
理することを可能とする。
数の行と列から二次元配列されたメモリセル群に記憶さ
れるデータの縮小処理を実行し、一定エリアに属する所
望データの縮小処理を行単位または列単位にアクセス処
理することを可能とする。
さらに、アクセス制御手段は、演算処理種別に基づいて
複数の行と列から二次元配列されたメモリセル群に記憶
されるデータの拡大処理を実行し、一定エリアに属する
所望データの拡大処理を行単位または列単位にアクセス
処理することを可能とする。
複数の行と列から二次元配列されたメモリセル群に記憶
されるデータの拡大処理を実行し、一定エリアに属する
所望データの拡大処理を行単位または列単位にアクセス
処理することを可能とする。
第１図はこの発明の一実施例を示す二次元メモリ装置の
構成を説明するブロック図であり、１は二次元メモリを
構成するメモリセル群、２は行書込みコントローラで、
表示データに対する行単位の書込みを制御する。３は行
読出しコントローラで、表示データに対する行単位の読
出しを制御する。４は列書込みコントローラで、表示デ
ータに対する列単位の書込みを制御する。５は列読出し
コントローラで、表示データに対する列単位の読出しを
制御する。６は行単位のデータを保持加工する行保持回
路、７は列単位のデータを保持加工する列保持回路であ
る。なお、ＷＲｉ （ｉ＝１〜ｍ）は各行の書込み制御
線で、行書込みコントローラ２より所定のタイミングで
送出される。
構成を説明するブロック図であり、１は二次元メモリを
構成するメモリセル群、２は行書込みコントローラで、
表示データに対する行単位の書込みを制御する。３は行
読出しコントローラで、表示データに対する行単位の読
出しを制御する。４は列書込みコントローラで、表示デ
ータに対する列単位の書込みを制御する。５は列読出し
コントローラで、表示データに対する列単位の読出しを
制御する。６は行単位のデータを保持加工する行保持回
路、７は列単位のデータを保持加工する列保持回路であ
る。なお、ＷＲｉ （ｉ＝１〜ｍ）は各行の書込み制御
線で、行書込みコントローラ２より所定のタイミングで
送出される。
ＲＲｉ （ｉ ＝１〜ｍ）は各行の読出し制御線で、行
読出しコントローラ３より所定のタイミングで送出され
る。
読出しコントローラ３より所定のタイミングで送出され
る。
ＷＣｉ （ｉｗｌ〜ｍ）は各列の書込み制御線で、列書
込みコントローラ４より所定のタイミングで送出される
。
込みコントローラ４より所定のタイミングで送出される
。
ＲＣｉ（ｉ＝１〜ｍ）は各列の読出し制御線で、列読出
しコントローラ５より所定のタイミングで送出される。
しコントローラ５より所定のタイミングで送出される。
具体的には、例えば図示しないＣＰＵより所定の演算処
理が指示されると、アクセス制御手段（この実施例では
行書込みコントローラ２１行読出しコントローラ３１列
書込みコントローラ４゜行読出しコントローラ５等）が
メモリセル群１の任意の行または列に配列されたメモリ
セルを行単位または列単位にアクセスして演算処理種別
に応じて指定された行または列から読み出される所望デ
ータを対応するメモリセル群１の行または列に向かって
時系列に順次書き込みを制御し、一定エリアに属する所
望データに行単位または列単位にアクセス処理する。
理が指示されると、アクセス制御手段（この実施例では
行書込みコントローラ２１行読出しコントローラ３１列
書込みコントローラ４゜行読出しコントローラ５等）が
メモリセル群１の任意の行または列に配列されたメモリ
セルを行単位または列単位にアクセスして演算処理種別
に応じて指定された行または列から読み出される所望デ
ータを対応するメモリセル群１の行または列に向かって
時系列に順次書き込みを制御し、一定エリアに属する所
望データに行単位または列単位にアクセス処理する。
また、アクセス制御手段は、演算処理種別に基づいて複
数の行と列から二次元配列されたメモリセル群１に記憶
されるデータの縮小処理を実行し、一定エリアに属する
所望データの縮小処理を後述するように行単位または列
単位にアクセス処理する。
数の行と列から二次元配列されたメモリセル群１に記憶
されるデータの縮小処理を実行し、一定エリアに属する
所望データの縮小処理を後述するように行単位または列
単位にアクセス処理する。
さらに、アクセス制御手段は、演算処理種別に基づいて
複数の行と列から二次元配列されたメモリセル群１に記
憶されるデータの拡大処理を実行し、一定エリアに属す
る所望データの拡大処理を後述するように行単位または
列単位にアクセス処理する。
複数の行と列から二次元配列されたメモリセル群１に記
憶されるデータの拡大処理を実行し、一定エリアに属す
る所望データの拡大処理を後述するように行単位または
列単位にアクセス処理する。
第２図は、第１図に示した二次元メモリ装置の内部構成
を詳細に説明する回路ブロック図であり、８〜１０．１
５〜１７．２２〜２４．２９〜３１は２人力ＮＯＲ回路
、１１．１Ｂ、２５．３２は２人力ＡＮＤ回路、１２．
１９．２６．３３はメモリ本体を構成するＤフリップフ
ロップ、１３．１４．２０．２１．２７．２８．３４．
３５はオーブンコレクタ出力の２人力ＯＲ回路、３６〜
３９はプルアップ抵抗器である。
を詳細に説明する回路ブロック図であり、８〜１０．１
５〜１７．２２〜２４．２９〜３１は２人力ＮＯＲ回路
、１１．１Ｂ、２５．３２は２人力ＡＮＤ回路、１２．
１９．２６．３３はメモリ本体を構成するＤフリップフ
ロップ、１３．１４．２０．２１．２７．２８．３４．
３５はオーブンコレクタ出力の２人力ＯＲ回路、３６〜
３９はプルアップ抵抗器である。
ＤＣｊは列データ線、ＤＲｉは行データ線である。
上記構成において、例えばに番目の行、Ｌ番目の列を中
心に２倍にデータを拡大する処理を実行する場合には、
先ず、行書込みコントローラ２゜行読出しコントローラ
３にメモリセルの最終行数ｍをカレント行ＵＲとして登
録する。次に行読出しコントローラ３はカレント行ＵＲ
と中心杆にとの差の半分（ＵＲ−Ｋ）／２の行データを
読み出すために読出し制御信号ＲＲｉをＬＯＷにすると
、オーブンコレクタ出力の２人力ＯＲ回路のゲートが開
き、（ＵＲ−Ｋ）／２の行の全列のデータが列データ線
ＤＣに出力される。この時、行書込みコントローラ２は
カレント行ＵＲの書込み制御信号ＷＲをＬＯＷにしてデ
ータをＤフリップフロップに書き込む。
心に２倍にデータを拡大する処理を実行する場合には、
先ず、行書込みコントローラ２゜行読出しコントローラ
３にメモリセルの最終行数ｍをカレント行ＵＲとして登
録する。次に行読出しコントローラ３はカレント行ＵＲ
と中心杆にとの差の半分（ＵＲ−Ｋ）／２の行データを
読み出すために読出し制御信号ＲＲｉをＬＯＷにすると
、オーブンコレクタ出力の２人力ＯＲ回路のゲートが開
き、（ＵＲ−Ｋ）／２の行の全列のデータが列データ線
ＤＣに出力される。この時、行書込みコントローラ２は
カレント行ＵＲの書込み制御信号ＷＲをＬＯＷにしてデ
ータをＤフリップフロップに書き込む。
例えば第２図において、行ｉがカレント行、列ｊがカレ
ント列とすると、カレント列データ線ＤＣｊのデータが
ＮＯＲ回路８．１０を通ってＤフリップフロップ１２に
上記行書込み制御線ＷＲｉがＬＯＷからＨＩＧＨになる
タイミングで書込まれる。同時に、同じ行のメモリセル
が全部書込まれる。次いで、カレント行ＵＲをディクリ
メントして中心杆によりもまだ大きければデータの読出
し処理を繰り返し、中心杆によりも小さくなった場合に
は、カレント行υＲを「１ノにして行書込みコントロー
ラ２１行読出しコントローラ３に登録する。次いで、行
読出しコントローラ３はカレント行ＵＲと中心杆にの差
の半分（Ｋ−ＵＲ）／２の行のデータを読み出すために
読出し制御信号ＲＲをＬＯＷにする。このようにして中
心杆により小さい部分も大きい行と同じように拡大して
いく。
ント列とすると、カレント列データ線ＤＣｊのデータが
ＮＯＲ回路８．１０を通ってＤフリップフロップ１２に
上記行書込み制御線ＷＲｉがＬＯＷからＨＩＧＨになる
タイミングで書込まれる。同時に、同じ行のメモリセル
が全部書込まれる。次いで、カレント行ＵＲをディクリ
メントして中心杆によりもまだ大きければデータの読出
し処理を繰り返し、中心杆によりも小さくなった場合に
は、カレント行υＲを「１ノにして行書込みコントロー
ラ２１行読出しコントローラ３に登録する。次いで、行
読出しコントローラ３はカレント行ＵＲと中心杆にの差
の半分（Ｋ−ＵＲ）／２の行のデータを読み出すために
読出し制御信号ＲＲをＬＯＷにする。このようにして中
心杆により小さい部分も大きい行と同じように拡大して
いく。
そして、行と同じように列に対しても時系列的に書込み
処理を実行し、所定エリアのデータの拡大処理を完了す
る。
処理を実行し、所定エリアのデータの拡大処理を完了す
る。
以下、第３図、第４図を参照しながらこの発明に係る二
次元メモリ装置におけるデータ拡大アクセス処理および
データ縮小アクセス処理について説明する。
次元メモリ装置におけるデータ拡大アクセス処理および
データ縮小アクセス処理について説明する。
第３図はこの発明に係る二次元メモリ装置におけるデー
タ拡大アクセス処理手順の一例を説明するフローチャー
トである。なお、（１）〜（２０）は各ステップを示す
。
タ拡大アクセス処理手順の一例を説明するフローチャー
トである。なお、（１）〜（２０）は各ステップを示す
。
先ず、カレント行ＵＲにメモリセルの最終行数ｍを登録
する（１）。次いで、カレント行ＵＲの内容から中心杆
にとの差の半分（ＵＲ−Ｋ）／２の行のデータを行読出
しコントローラ３が読み込み（２）、カレント行ＵＲの
データを行書込みコントローラ２がＤフリップフロップ
に書き込む（３）。
する（１）。次いで、カレント行ＵＲの内容から中心杆
にとの差の半分（ＵＲ−Ｋ）／２の行のデータを行読出
しコントローラ３が読み込み（２）、カレント行ＵＲの
データを行書込みコントローラ２がＤフリップフロップ
に書き込む（３）。
次いで、カレント行ＵＲの内容を「１」ディクリメント
しく４）、その内容が中心杆によりも小さいかどうか（
ＵＲ＜Ｋ）を判断しく５） Ｎｏならばステップ（２
）に戻り、ＹＥＳならばカレント行ＵＲの内容を「１」
にセットしく６） 中心性Ｋからカレント行ＵＲの内
容との差の半分（（Ｋ−［ＩＲ）／２）の行のデータを
行読出しコントローラ３が読み込み（７）、カレント行
ＵＲのデータを行書込みコントローラ２がＤフリップフ
ロップに書き込む（８）０次いで、カレント行ＵＲの内
容を「１」インクリメントしく９） １．その内容が中
心性に以上かどうか（ＵＲ≧Ｋ）を判断しく１０）、Ｎ
Ｏならばステップ（７）に戻り、ＹＥＳならばカレント
列ＵＣにメモリセルの最終列数ｎを登録する（１１）。
しく４）、その内容が中心杆によりも小さいかどうか（
ＵＲ＜Ｋ）を判断しく５） Ｎｏならばステップ（２
）に戻り、ＹＥＳならばカレント行ＵＲの内容を「１」
にセットしく６） 中心性Ｋからカレント行ＵＲの内
容との差の半分（（Ｋ−［ＩＲ）／２）の行のデータを
行読出しコントローラ３が読み込み（７）、カレント行
ＵＲのデータを行書込みコントローラ２がＤフリップフ
ロップに書き込む（８）０次いで、カレント行ＵＲの内
容を「１」インクリメントしく９） １．その内容が中
心性に以上かどうか（ＵＲ≧Ｋ）を判断しく１０）、Ｎ
Ｏならばステップ（７）に戻り、ＹＥＳならばカレント
列ＵＣにメモリセルの最終列数ｎを登録する（１１）。
次いで、カレント列ＵＣの内容から中心列しどの差の半
分（（ＵＣ−Ｌ）／２）の列のデータを列読出しコント
ローラ５が読み込み（１２）、カレント列ＵＣのデータ
を列書込みコントローラ４がＤフリップフロップに書き
込む（１３）。次いで、カレント列ＵＣの内容を「１」
ディクリメントしく１４）、その内容が中心列りよりも
小さいかどうか（ＵＣ＜Ｌ）を判断しく１５）、Ｎｏな
らばステップ（１２）に戻り、ＹＥＳならばカレント列
ＵＣの内容を「１」にセットしく１６）、中心列りから
カレント列ＵＣの内容との差の半分（（Ｌ−ＵＣ）／２
）の列のデータを列読出しコントローラ５が読み込み（
１７）、カレント列ＵＣのデータを列書込みコントロー
ラ４がＤフリップフロップに書き込む（１８）。次いで
、カレント列ＵＣの内容を「１」インクリメントしく１
９）、その内容が中心列り以上かどうか（ＵＣ≧し）を
判断しく２０）、Ｎｏならばステップ（１７）に戻り、
ＹＥＳならば処理を終了する。
分（（ＵＣ−Ｌ）／２）の列のデータを列読出しコント
ローラ５が読み込み（１２）、カレント列ＵＣのデータ
を列書込みコントローラ４がＤフリップフロップに書き
込む（１３）。次いで、カレント列ＵＣの内容を「１」
ディクリメントしく１４）、その内容が中心列りよりも
小さいかどうか（ＵＣ＜Ｌ）を判断しく１５）、Ｎｏな
らばステップ（１２）に戻り、ＹＥＳならばカレント列
ＵＣの内容を「１」にセットしく１６）、中心列りから
カレント列ＵＣの内容との差の半分（（Ｌ−ＵＣ）／２
）の列のデータを列読出しコントローラ５が読み込み（
１７）、カレント列ＵＣのデータを列書込みコントロー
ラ４がＤフリップフロップに書き込む（１８）。次いで
、カレント列ＵＣの内容を「１」インクリメントしく１
９）、その内容が中心列り以上かどうか（ＵＣ≧し）を
判断しく２０）、Ｎｏならばステップ（１７）に戻り、
ＹＥＳならば処理を終了する。
第４図はこの発明に係る二次元メモリ装置におけるデー
タ縮小アクセス処理手順の一例を説明するフローチャー
トである。なお、（１）〜（２０）は各ステップを示す
。
タ縮小アクセス処理手順の一例を説明するフローチャー
トである。なお、（１）〜（２０）は各ステップを示す
。
先ず、カレント行ＵＲにメモリセルの最終行数ｍを登録
する（１）。次いで、カレント行ＵＲの内容から中心性
にとの差の２倍（ＵＲ−Ｋ）Ｘ２の行のデータを行読出
しコントローラ３が読み込み（２） カレント行ＵＲ
のデータを行書込みコントローラ２がＤフリップフロッ
プに書き込む（３）。
する（１）。次いで、カレント行ＵＲの内容から中心性
にとの差の２倍（ＵＲ−Ｋ）Ｘ２の行のデータを行読出
しコントローラ３が読み込み（２） カレント行ＵＲ
のデータを行書込みコントローラ２がＤフリップフロッ
プに書き込む（３）。
次いで、カレント行ＵＲの内容を「１」インクリメント
しく４）、その内容が最終行数ｍよりも大きいかどうか
（ＵＲ＞ｍ）を判断しく５） Ｎｏならばステップ
（２）に戻り、ＹＥＳならばカレント行ＵＲに中心性Ｋ
から「ｌ」ディクリメントした内容をセットしく６）、
中心性Ｋからカレント行ＵＲの内容との差の２倍（Ｋ−
ＵＲ）Ｘ２の行のデータを行読出しコントローラ３が読
み込み（７）、カレント行ＵＲのデータを行書込みコン
トローラ２がＤフリップフロップに書き込む（８）６次
いで、カレント行υＲの内容をｒｌ」ディクリメントし
く９）、その内容が１よりも小さいかどうか（ｔＪＲく
１）を判断しくｌＯ）、Ｎｏならばステップ（７） に
戻り、ＹＥＳならばカレント列ＵＣに中心列りを登録す
る（１１）、次いで、カレント列ＵＣの内容から中心列
しどの差の２倍（（ｕｃ−ｔ、）Ｘ２）の列のデータを
列読出しコントローラ５が読み込み（］２）、カレント
列ＵＣのデータを列書込みコントローラ４がＤフリップ
フロップに書き込む（１３）。
しく４）、その内容が最終行数ｍよりも大きいかどうか
（ＵＲ＞ｍ）を判断しく５） Ｎｏならばステップ
（２）に戻り、ＹＥＳならばカレント行ＵＲに中心性Ｋ
から「ｌ」ディクリメントした内容をセットしく６）、
中心性Ｋからカレント行ＵＲの内容との差の２倍（Ｋ−
ＵＲ）Ｘ２の行のデータを行読出しコントローラ３が読
み込み（７）、カレント行ＵＲのデータを行書込みコン
トローラ２がＤフリップフロップに書き込む（８）６次
いで、カレント行υＲの内容をｒｌ」ディクリメントし
く９）、その内容が１よりも小さいかどうか（ｔＪＲく
１）を判断しくｌＯ）、Ｎｏならばステップ（７） に
戻り、ＹＥＳならばカレント列ＵＣに中心列りを登録す
る（１１）、次いで、カレント列ＵＣの内容から中心列
しどの差の２倍（（ｕｃ−ｔ、）Ｘ２）の列のデータを
列読出しコントローラ５が読み込み（］２）、カレント
列ＵＣのデータを列書込みコントローラ４がＤフリップ
フロップに書き込む（１３）。
次いで、カレント列ＵＣの内容を「１」インクリメント
しく１４）、その内容が最終列数ｎよりも大きいかどう
か（ｔＪｃ＞ｎ）を判断しく１５）、ＮＯならばステッ
プ（１２）に戻り、ＹＥＳならばカレント列ＵＣの内容
に中心列りからｒ１ｊディクリメントした内容をセット
しく１６）、中心列りからカレント列ＵＣの内容との差
の２倍（（Ｌ−ＵＣ）Ｘ ２）の列のデータを列読出し
コントローラ３が読み込み（１７）、カレント列ＵＣの
データを列書込みコントローラ２がＤフリップフロップ
に書き込む（１８）。次いで、カレント列ＵＣの内容を
「１」ディクリメントしく】９）、その内容が「１」よ
り小さいかどうか（ＵＣ＜１）を判断しく２０）、ＮＯ
ならばステップ（１７）に戻り、ＹＥＳならば処理を終
了する。
しく１４）、その内容が最終列数ｎよりも大きいかどう
か（ｔＪｃ＞ｎ）を判断しく１５）、ＮＯならばステッ
プ（１２）に戻り、ＹＥＳならばカレント列ＵＣの内容
に中心列りからｒ１ｊディクリメントした内容をセット
しく１６）、中心列りからカレント列ＵＣの内容との差
の２倍（（Ｌ−ＵＣ）Ｘ ２）の列のデータを列読出し
コントローラ３が読み込み（１７）、カレント列ＵＣの
データを列書込みコントローラ２がＤフリップフロップ
に書き込む（１８）。次いで、カレント列ＵＣの内容を
「１」ディクリメントしく】９）、その内容が「１」よ
り小さいかどうか（ＵＣ＜１）を判断しく２０）、ＮＯ
ならばステップ（１７）に戻り、ＹＥＳならば処理を終
了する。
このように、行単位または列単位にデータの読み書きを
行うことにより、ワーキングメモリを使用したり、不必
要なデータ転送を行うことなく高速にデータを転送する
ことができる。
行うことにより、ワーキングメモリを使用したり、不必
要なデータ転送を行うことなく高速にデータを転送する
ことができる。
なお、上記実施例では行書込みコントローラ２、行読出
しコントローラ３または列書込みコントローラ４１列読
出しコントローラ５により行単位または列単位にメモリ
セル群１をアクセスしてデータを直接拡大または縮小す
る処理する場合について説明したが、行読出しコントロ
ーラ３が読出したデータを一時行保持回路６に保持させ
、次の読出しデータとの補間処理（拡大処理時）または
次の読出しデータとの平均処理（縮小処理時）を実行し
た後、行書込みコントローラ２がＤフリップフロップ１
２に書ぎ込むように構成すれば、行方向に対する高品質
の拡大圧縮処理が可能となる。
しコントローラ３または列書込みコントローラ４１列読
出しコントローラ５により行単位または列単位にメモリ
セル群１をアクセスしてデータを直接拡大または縮小す
る処理する場合について説明したが、行読出しコントロ
ーラ３が読出したデータを一時行保持回路６に保持させ
、次の読出しデータとの補間処理（拡大処理時）または
次の読出しデータとの平均処理（縮小処理時）を実行し
た後、行書込みコントローラ２がＤフリップフロップ１
２に書ぎ込むように構成すれば、行方向に対する高品質
の拡大圧縮処理が可能となる。
同様に、列読出しコントローラ５が読出したデータを一
時列保持回路７に保持させ、次の読出しデータとの補間
処理（拡大処理時）または次の読出しデータとの平均処
理（縮小処理時）を実行した後、列書込みコントローラ
４がＤフリップフロップ１２に書き込むように構成すれ
ば、列方向に対する高品質の拡大圧縮処理が可能となる
。
時列保持回路７に保持させ、次の読出しデータとの補間
処理（拡大処理時）または次の読出しデータとの平均処
理（縮小処理時）を実行した後、列書込みコントローラ
４がＤフリップフロップ１２に書き込むように構成すれ
ば、列方向に対する高品質の拡大圧縮処理が可能となる
。
更に、上記実施例では演算処理として拡大演算処理また
は縮小演算処理について説明したが、他の演算（穆動処
理演算）でもこの発明を適用することができる。
は縮小演算処理について説明したが、他の演算（穆動処
理演算）でもこの発明を適用することができる。
以上説明したように、この発明は複数の行と列から二次
元配列されたメモリセル群と、このメモリセル群の任意
の行または列に配列されたメモリセルをアクセスし、演
算処理種別に応じて指定されたメモリセル群の行または
列から順次行単位または列単位に読み出される所望デー
タに対するメモリセル群上の指定される行または列への
時系列書き込みを制御するアクセス制御手段とから構成
したので、行単位または列単位のメモリアクセスが可能
となり、従来１次元データとして処理していた演算処理
時間が大幅に短縮され、メモリセル群に格納された所定
エリアのデータに対する演算処理を効率よく実行するこ
とができる。
元配列されたメモリセル群と、このメモリセル群の任意
の行または列に配列されたメモリセルをアクセスし、演
算処理種別に応じて指定されたメモリセル群の行または
列から順次行単位または列単位に読み出される所望デー
タに対するメモリセル群上の指定される行または列への
時系列書き込みを制御するアクセス制御手段とから構成
したので、行単位または列単位のメモリアクセスが可能
となり、従来１次元データとして処理していた演算処理
時間が大幅に短縮され、メモリセル群に格納された所定
エリアのデータに対する演算処理を効率よく実行するこ
とができる。
また、アクセス制御手段は、演算処理種別に基づいて複
数の行と列から二次元配列されたメモリセル群に記憶さ
れるデータの縮小処理を実行するように構成したので、
従来１次元データとして処理していた演算処理時間が大
幅に短縮され、メモリセル群に格納された所定エリアの
データに対する縮小演算処理を効率よく実行することが
できる。
数の行と列から二次元配列されたメモリセル群に記憶さ
れるデータの縮小処理を実行するように構成したので、
従来１次元データとして処理していた演算処理時間が大
幅に短縮され、メモリセル群に格納された所定エリアの
データに対する縮小演算処理を効率よく実行することが
できる。
さらに、アクセス制御手段は、演算処理種別に基づいて
複数の行と列から二次元配列されたメモリセル群に記憶
されるデータの拡大処理を実行するように構成したので
、従来１次元データとして処理していた演算処理時間が
大幅に短縮され、メモリセル群に格納された所定エリア
のデータに対する拡大演算処理を効率よく実行すること
ができる等の優れた効果を奏する。
複数の行と列から二次元配列されたメモリセル群に記憶
されるデータの拡大処理を実行するように構成したので
、従来１次元データとして処理していた演算処理時間が
大幅に短縮され、メモリセル群に格納された所定エリア
のデータに対する拡大演算処理を効率よく実行すること
ができる等の優れた効果を奏する。
第１図はこの発明の一実施例を示す二次元メモリ装置の
構成を説明するブロック図、第２図は、第１図に示した
二次元メモリ装置の内部構成を詳細に説明する回路ブロ
ック図、第３図はこの発明に係る二次元メモリ装置にお
けるデータ拡大アクセス処理手順の一例を説明するフロ
ーチャート、第４図はこの発明に係る二次元メモリ装置
におけるデータ縮小アクセス処理手順の一例を説明する
フローチャートである。 図中、１はメモリセル群、２は行書込みコントローラ、
３は行読出しコントローラ、４は列書込みコントローラ
、５は列読出しコントローラ、６は行保持回路、７は列
保持回路である。 第 ３ 図
構成を説明するブロック図、第２図は、第１図に示した
二次元メモリ装置の内部構成を詳細に説明する回路ブロ
ック図、第３図はこの発明に係る二次元メモリ装置にお
けるデータ拡大アクセス処理手順の一例を説明するフロ
ーチャート、第４図はこの発明に係る二次元メモリ装置
におけるデータ縮小アクセス処理手順の一例を説明する
フローチャートである。 図中、１はメモリセル群、２は行書込みコントローラ、
３は行読出しコントローラ、４は列書込みコントローラ
、５は列読出しコントローラ、６は行保持回路、７は列
保持回路である。 第 ３ 図
Claims (3)
- （１）複数の行と列から二次元配列されたメモリセル群
と、このメモリセル群の任意の行または列に配列された
メモリセルをアクセスし、演算処理種別に応じて指定さ
れた前記メモリセル群の行または列から順次行単位また
は列単位に読み出される所望データに対する前記メモリ
セル群上の指定される行または列への時系列書き込みを
制御するアクセス制御手段とから構成したことを特徴と
する二次元メモリ装置。 - （２）アクセス制御手段は、演算処理種別に基づいて複
数の行と列から二次元配列されたメモリセル群に記憶さ
れるデータの縮小処理を実行することを特徴とする請求
項（１）記載の二次元メモリ装置。 - （３）アクセス制御手段は、演算処理種別に基づいて複
数の行と列から二次元配列されたメモリセル群に記憶さ
れるデータの拡大処理を実行することを特徴とする請求
項（１）記載の二次元メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27488689A JPH03137722A (ja) | 1989-10-24 | 1989-10-24 | 二次元メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27488689A JPH03137722A (ja) | 1989-10-24 | 1989-10-24 | 二次元メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03137722A true JPH03137722A (ja) | 1991-06-12 |
Family
ID=17547909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27488689A Pending JPH03137722A (ja) | 1989-10-24 | 1989-10-24 | 二次元メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03137722A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7889195B2 (en) | 1998-07-17 | 2011-02-15 | Sensable Technologies, Inc. | Systems and methods for sculpting virtual objects in a haptic virtual reality environment |
| US7990374B2 (en) | 2004-06-29 | 2011-08-02 | Sensable Technologies, Inc. | Apparatus and methods for haptic rendering using data in a graphics pipeline |
-
1989
- 1989-10-24 JP JP27488689A patent/JPH03137722A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7889195B2 (en) | 1998-07-17 | 2011-02-15 | Sensable Technologies, Inc. | Systems and methods for sculpting virtual objects in a haptic virtual reality environment |
| US7990374B2 (en) | 2004-06-29 | 2011-08-02 | Sensable Technologies, Inc. | Apparatus and methods for haptic rendering using data in a graphics pipeline |
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