JPH0340044A - 画像メモリシステム - Google Patents
画像メモリシステムInfo
- Publication number
- JPH0340044A JPH0340044A JP17442889A JP17442889A JPH0340044A JP H0340044 A JPH0340044 A JP H0340044A JP 17442889 A JP17442889 A JP 17442889A JP 17442889 A JP17442889 A JP 17442889A JP H0340044 A JPH0340044 A JP H0340044A
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- JP
- Japan
- Prior art keywords
- raster
- transfer cycle
- transfer
- memory cell
- data
- Prior art date
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- Pending
Links
- 230000009977 dual effect Effects 0.000 abstract description 4
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
Landscapes
- Image Input (AREA)
- Digital Computer Display Output (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は、デュアルポートメモリで構成される画像メ
モリシステムに関する。
モリシステムに関する。
（従来の技術）
一般にデイスプレィ装置では、画面情報を保持するメモ
リの内容をＣＲＴ等のデイスプレィに表示するためには
、ある一定周期でデータを繰返し読み出さなければなら
ない。しかし、このリードサイクルは、ＣＰＵ等が画面
メモリを編集する妨げになり、コンピュータの動作スピ
ードに大きく影響している。そこで考案されたのがデュ
アルボー）ＲＡＭの使用であり、１回の転送サイクルに
より、メモリセルアレイとは別のシフトレジスタメモリ
に１ラスタ分のデータを転送してしまい、表示のための
シリアル出力とメモリセルアレイへのり−ド／ライトを
分離しメモリサイクルのほとんどをＣＰＵに割当てられ
るようになった。
リの内容をＣＲＴ等のデイスプレィに表示するためには
、ある一定周期でデータを繰返し読み出さなければなら
ない。しかし、このリードサイクルは、ＣＰＵ等が画面
メモリを編集する妨げになり、コンピュータの動作スピ
ードに大きく影響している。そこで考案されたのがデュ
アルボー）ＲＡＭの使用であり、１回の転送サイクルに
より、メモリセルアレイとは別のシフトレジスタメモリ
に１ラスタ分のデータを転送してしまい、表示のための
シリアル出力とメモリセルアレイへのり−ド／ライトを
分離しメモリサイクルのほとんどをＣＰＵに割当てられ
るようになった。
（発明が解決しようとする課題）
メモリセルアレイは、通常２ｎビツトで構成されている
ため、パーソナルコンピュータ等のように水平ドツト数
が６４０ドツトであり、メモリマツプ（メモリのデータ
の割付は法）が決まっている装置では、表示期間中に転
送サイクルを入れなければならず、従って、メモリ制御
が複雑になってしまう等の問題があった。
ため、パーソナルコンピュータ等のように水平ドツト数
が６４０ドツトであり、メモリマツプ（メモリのデータ
の割付は法）が決まっている装置では、表示期間中に転
送サイクルを入れなければならず、従って、メモリ制御
が複雑になってしまう等の問題があった。
この発明は上記事情に鑑みてなされたものであり、ＣＲ
Ｔ等デビデイスプレイ装置用される、表示期間中に転送
サイクルが不要な画像メモリシステムを提供することを
目的とする。
Ｔ等デビデイスプレイ装置用される、表示期間中に転送
サイクルが不要な画像メモリシステムを提供することを
目的とする。
［発明の構成コ
（課題を解決するための手段）
本発明はデュアルポートメモリを、画像データを記憶す
るためのメモリセルアレイと、第１の転送サイクルで指
定したラスクアドレスから第２の転送サイクルに必要な
ラスクアドレスを生成するラスクアドレス生成回路と、
第１の転送サイクルにおいて指定されたラスクアドレス
のメモリセルデータを保持する第１のシフトレジスタと
、第２の転送サイクルでラスクアドレス生成回路によっ
て指定されたラスクアドレスのメモリセルデータを保持
する第２のシフトレジスタと、２つのンフトレジスタ出
力のいずれか一方を選択しシリアル出力とするセレクタ
で構成したものである。
るためのメモリセルアレイと、第１の転送サイクルで指
定したラスクアドレスから第２の転送サイクルに必要な
ラスクアドレスを生成するラスクアドレス生成回路と、
第１の転送サイクルにおいて指定されたラスクアドレス
のメモリセルデータを保持する第１のシフトレジスタと
、第２の転送サイクルでラスクアドレス生成回路によっ
て指定されたラスクアドレスのメモリセルデータを保持
する第２のシフトレジスタと、２つのンフトレジスタ出
力のいずれか一方を選択しシリアル出力とするセレクタ
で構成したものである。
（作 用）
本発明は上述したように、データを保持するメモリセル
アレイと、シリアルポートより出力するデータを保持す
る第１のシフトレジスタと第２のシフトレジスタを設け
ることにより、メモリデータの割付は法により、従来必
要であった表示期間中の転送サイクルを不要にしたデュ
アルポートメモリを実現する。更に、第１の転送サイク
ルのラスクアドレスから第２の転送サイクルのラスクア
ドレスを得るカウンタ（ラスクアドレス生成回路）と、
シフトレジスタのロードを制御するフラグを設けること
により、インタフェースレベルでの転送サイクル制御を
簡単にしている。
アレイと、シリアルポートより出力するデータを保持す
る第１のシフトレジスタと第２のシフトレジスタを設け
ることにより、メモリデータの割付は法により、従来必
要であった表示期間中の転送サイクルを不要にしたデュ
アルポートメモリを実現する。更に、第１の転送サイク
ルのラスクアドレスから第２の転送サイクルのラスクア
ドレスを得るカウンタ（ラスクアドレス生成回路）と、
シフトレジスタのロードを制御するフラグを設けること
により、インタフェースレベルでの転送サイクル制御を
簡単にしている。
メモリマツプ（メモリのデータの割付は法）によらず、
シリアルボートから表示するために必要な転送サイクル
は、水平帰線区間に入れればよく、表示期間中転送サイ
クルは不要になる。このためメモリ制御が大幅に簡単化
され、従来使いにくかったパーソナルコンピュータの表
示系に使用できる。
シリアルボートから表示するために必要な転送サイクル
は、水平帰線区間に入れればよく、表示期間中転送サイ
クルは不要になる。このためメモリ制御が大幅に簡単化
され、従来使いにくかったパーソナルコンピュータの表
示系に使用できる。
（実施例）
以下、図面を使用して本発明実施例について説明する。
第１図は本発明の実施例を示すブロック図である。図に
おいて、符号１はメモリセルアレイであり、ＣＰＵによ
り編集された表示データを記憶するのに用いられる。符
号２は転送バスであり、後述するシフトレジスタ３．４
にデータを転送するときのデータバスとなり、メモリセ
ルアレイ１のカラムと同数のビット幅を持つ。符号３は
シフトレジスタ（＃１）であり、第１の転送サイクルに
おいて使用されるデータを保持する。符号４はシフトレ
ジスタ（＃２）であり、第２の転送サイクルにおいて使
用されるデータを保持する。
おいて、符号１はメモリセルアレイであり、ＣＰＵによ
り編集された表示データを記憶するのに用いられる。符
号２は転送バスであり、後述するシフトレジスタ３．４
にデータを転送するときのデータバスとなり、メモリセ
ルアレイ１のカラムと同数のビット幅を持つ。符号３は
シフトレジスタ（＃１）であり、第１の転送サイクルに
おいて使用されるデータを保持する。符号４はシフトレ
ジスタ（＃２）であり、第２の転送サイクルにおいて使
用されるデータを保持する。
符号５はセレクタであり、２つのシフトレジスタ３．４
の出力のいずれか一方を選択する。符号６はラスタカウ
ンタであり、第１の転送アドレスから第２の転送アドレ
スを計算する。わ号７は制御フラグであり、シフトレジ
スタ３，４のデータロードの切り換えを制御する。
の出力のいずれか一方を選択する。符号６はラスタカウ
ンタであり、第１の転送アドレスから第２の転送アドレ
スを計算する。わ号７は制御フラグであり、シフトレジ
スタ３，４のデータロードの切り換えを制御する。
以下、本発明実施例の動作について説明する。
メモリセルアレイ１にはデイスプレィに表示すべきデー
タが保持されている。まず、水平帰線区間で次の表示区
間で表示すべき転送サイクルを入れる。仮にラスタａ、
ｂを表示するときは、第１の転送サイクルでラスタロの
アドレスを設定する。
タが保持されている。まず、水平帰線区間で次の表示区
間で表示すべき転送サイクルを入れる。仮にラスタａ、
ｂを表示するときは、第１の転送サイクルでラスタロの
アドレスを設定する。
これにより、メモリセルアレイ１１からラスタロのデー
タが転送バス２上に読み出される。この転送バス２上の
ラスタロのデータは制御フラグ７の指定する例えばシフ
トレジスタ３（＃１）に保持される。続いてデュアルポ
ートメモリ内で第２の転送サイクルが起こり、第１の転
送サイクルで設定されたラスタロのアドレスの次のラス
タｂのアドレスがラスタカウンタ６により生成される。
タが転送バス２上に読み出される。この転送バス２上の
ラスタロのデータは制御フラグ７の指定する例えばシフ
トレジスタ３（＃１）に保持される。続いてデュアルポ
ートメモリ内で第２の転送サイクルが起こり、第１の転
送サイクルで設定されたラスタロのアドレスの次のラス
タｂのアドレスがラスタカウンタ６により生成される。
この結果、メモリセルアレイ１１からラスタｂのデ−タ
が転送バス２上に読み出される。第２の転送サイクルに
おいては制御フラグ７の状態が切り換わり、これにより
転送バス２上のラスタｂのデータはシフトレジスタ４
（＃２）に保持される。
が転送バス２上に読み出される。第２の転送サイクルに
おいては制御フラグ７の状態が切り換わり、これにより
転送バス２上のラスタｂのデータはシフトレジスタ４
（＃２）に保持される。
表示期間になると転送サイクルで特定したカラム位置よ
りシフトレジスタ３（＃１）の内容ヲ次々とシリアルポ
ートへ出力していく。シフトレジスタ３ （＃１）のカ
ラムデータの表示が終ると、セレクタ５によりシフトレ
ジスタ４ （＃２）に出力が切り換わり、シフトレジス
タ４（＃２）の先頭カラムのデータから順番にシリアル
ポートに出力する。
りシフトレジスタ３（＃１）の内容ヲ次々とシリアルポ
ートへ出力していく。シフトレジスタ３ （＃１）のカ
ラムデータの表示が終ると、セレクタ５によりシフトレ
ジスタ４ （＃２）に出力が切り換わり、シフトレジス
タ４（＃２）の先頭カラムのデータから順番にシリアル
ポートに出力する。
［発明の効果］
以上説明のように本発明によれば、メモリのデータの割
付は法によらず、シリアルポートから表示するために必
要な転送サイクルは、水平帰線区間に入れればよく、表
示期間中転送サイクルは不要になる。このため、メモリ
制御が大幅に簡単化され、従来使いにくかったパーソナ
ルコンピュータの表示系にも使用できる。
付は法によらず、シリアルポートから表示するために必
要な転送サイクルは、水平帰線区間に入れればよく、表
示期間中転送サイクルは不要になる。このため、メモリ
制御が大幅に簡単化され、従来使いにくかったパーソナ
ルコンピュータの表示系にも使用できる。
第１図は本発明の実施例を示すブロック図である。
１・・・メモリセルアレイ、２・・・転送バス、３，４
・・・シフトレジスタ、５・・・セレクタ、６・・・ラ
スタカウンタ（ラスタアドレス生成回路）、７・・・制
御フラグ。
・・・シフトレジスタ、５・・・セレクタ、６・・・ラ
スタカウンタ（ラスタアドレス生成回路）、７・・・制
御フラグ。
Claims (1)
- 画像データを記憶するためのメモリセルアレイと、この
メモリセルアレイのラスタ単位のデータの転送に供され
る転送バスと、第１の転送サイクルで指定したラスタア
ドレスから第２の転送サイクルに必要なラスタアドレス
を生成するラスタアドレス生成回路と、第１の転送サイ
クルにおいて指定されたラスタアドレスに応じて上記メ
モリセルアレイから上記転送バスに読み出されたメモリ
セルデータを保持するための第１のシフトレジスタと、
第２の転送サイクルにおいて上記ラスタアドレス生成回
路によって指定されたラスタアドレスに応じて上記メモ
リセルアレイから上記転送バスに読み出されたメモリセ
ルデータを保持するための第２のシフトレジスタと、上
記第１及び第２のシフトレジスタの出力のいずれか一方
を選択しシリアル出力するセレクタとを具備することを
特徴とする画像メモリシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17442889A JPH0340044A (ja) | 1989-07-06 | 1989-07-06 | 画像メモリシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17442889A JPH0340044A (ja) | 1989-07-06 | 1989-07-06 | 画像メモリシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0340044A true JPH0340044A (ja) | 1991-02-20 |
Family
ID=15978370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17442889A Pending JPH0340044A (ja) | 1989-07-06 | 1989-07-06 | 画像メモリシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0340044A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717441A (en) * | 1995-05-02 | 1998-02-10 | Matsushita Electric Ind. | Picture data memory with high access efficiency in detecting motion vectors, a motion vector detection circuit provided with the picture data memory, and an address conversion circuit |
-
1989
- 1989-07-06 JP JP17442889A patent/JPH0340044A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5717441A (en) * | 1995-05-02 | 1998-02-10 | Matsushita Electric Ind. | Picture data memory with high access efficiency in detecting motion vectors, a motion vector detection circuit provided with the picture data memory, and an address conversion circuit |
| US5828423A (en) * | 1995-05-02 | 1998-10-27 | Matsushita Electric Industrial Co., Ltd. | Motion vector detection circuit provided with the picture data memory |
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