JPH05257793A

JPH05257793A - 計算機システム

Info

Publication number: JPH05257793A
Application number: JP5392492A
Authority: JP
Inventors: Yasushi Fukunaga; 泰福永; Akihiro Katsura; 晃洋桂; Makoto Fujita; 良藤田; Kazuyoshi Koga; 和義古賀; Takeshi Kato; 猛加藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-03-12
Filing date: 1992-03-12
Publication date: 1993-10-08
Anticipated expiration: 2014-10-25
Also published as: JP2966182B2

Abstract

(57)【要約】【目的】フレームバツフアと主記憶を一体化し、仮想記
憶制御方式により、制御する計算機システムを提供す
る。【構成】メモリ管理ユニット２０８内部には、レンダリ
ングプロセッサ２０２が現在発生しているアドレス２０
８３を含むページの先頭の論理アドレスと物理アドレス
を記憶するレジスタ７１，７２と該当ページサイズを示
すフリップフロップ７３の３種である。アドレス２０８
３が、当該ページ内にあるかどうかをチェックする比較
器７４におくられ、この時、ページサイズを示すフリッ
プフロップ７３の内容によって、チェックすべきか範囲
が指定されている。ページからこえたと判定されたとき
には、それを通知する信号２０８２がＣＰＵ１０及びレ
ンダリングプロセッサ２０２へ送られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は文字や図形データを発
生，表示あるいは印刷する計算機システムに係り、特に
表示用画素データを記憶するフレームバツフアを主記憶
装置内に一体化させた計算機システムに関する。

【０００２】

【従来の技術】文字や図形データを発生，表示する図形
処理装置では、表示画面の画素に対応するデータを記憶
するフレームバツフアが用いられる。表示画面に安定し
た画像を表示するには、表示装置のラスタ走査に同期し
て順次繰返してフレームバツフアからデータを読出す必
要がある。この表示の機能を実現するため一般に主記憶
装置とは独立のメモリとしてフレームバツフアが用いら
れる。

【０００３】従来の図形処理装置では、一般に図形発生
はフレームバツフアに対してのみ行なつており、これを
高速に実行するため汎用のＣＰＵ（中央処理装置）とは
別に専用の図形処理プロセツサを用いることが行なわれ
ていた。しかるに、応用分野の多様化が進み、これに対
応するため汎用ＣＰＵがフレームバツフアをアクセスす
る機能や専用プロセツサが主記憶装置をアクセスする機
能が必要となつてきた。これを解決するものとして、特
開昭63−91787 号公報には汎用ＣＰＵと専用プロセツサ
のバスの接続を制御する機構に関する開示がある。これ
は専用プロセツサが物理アドレスを出力し、この物理ア
ドレスを用いて主記憶にアクセスしていた。この方式は
上記問題点を解決するものではあるが、構成が複雑にな
り、バス接続機構を介したアクセスが特に低速になると
いう問題があつた。

【０００４】一方、ダイナミツクメモリを高速にアクセ
スする手法として、ページモード，ニブルモード，スタ
テイツクカラムモード、などの連続アクセス方式が知ら
れている。これをフレームバツフアに応用し、狭いバス
を介して高速にアクセスする手法について、特開平1−2
65348 号公報に記載されている。

【０００５】また、フレームバツフアに適した専用メモ
リとして、ランダムアクセスポートの他にシリアル出力
ポートを合わせ持つ画像用デユアルポートメモリが知ら
れており、特開昭59−131979号公報に開示がある。この
メモリを用いると、表示用アクセスが短時間で済み、結
果として描画（図形発生）性能を向上できる。しかしな
がら、その後メモリの集積度が増大しても、一定の表示
出力を得るには一定の個数が必要になり、高集積化をメ
モリの低減に活かせないという問題が生じて来ている。

【０００６】

【発明が解決しようとする課題】上記のように、従来例
では、多様な応用に対応するためには複雑でかつ速度低
下を招くアクセス手法にたよらざるを得ないという問題
がある。

【０００７】このような問題を解決するべく、本発明の
目的は、フレームバツフアと主記憶を一体化し、仮想記
憶制御方式により、制御する方法を提供することにあ
る。

【０００８】

【課題を解決するための手段】上記目的を達成するた
め、データ処理を実行する処理手段と、表示データを処
理する表示処理手段と、前記表示データおよびそれ以外
のデータを記憶する記憶手段と、表示データを表示する
表示手段と、前記表示処理手段が前記表示データを処理
するために出力する、前記記憶手段内の物理アドレスを
指定するための論理アドレスを受付けて、物理アドレス
に変換する記憶管理手段とを有することとしたものであ
る。

【０００９】

【作用】処理手段は、データ処理を実行する。表示処理
手段は、表示データを処理する。記憶手段は、前記表示
データおよびそれ以外のデータを記憶する。表示手段
は、表示データを表示する。記憶管理手段は、前記表示
処理手段が前記表示データを処理するために出力する、
前記記憶手段内の物理アドレスを指定するための論理ア
ドレスを受付けて、物理アドレスに変換する。

【００１０】

【実施例】以下、図面を用いて本発明の実施例を詳細に
説明する。

【００１１】本実施例では、以下の問題も考慮してい
る。すなわち、従来例では、多様な応用に対応するため
には複雑でかつ速度低下を招くアクセス手法にたよらざ
るを得ないという問題があり、また、高速なフレームバ
ツフアを得る画像用デユアルポートメモリは高集積化を
小型化に向けられないという問題が生じつつある。

【００１２】このような問題を解決するべく、本実施例
では、フレームバツフアと主記憶を一体化して単純な構
成で高速かつ標準のダイナミツクメモリを用いてメモリ
の集積度を効率良く活かせる図形処理装置（計算機シス
テム）及び図形処理方法を提供する。

【００１３】また、本実施例の別の目的は、フレームバ
ッファと主記憶を一体化した際に問題となる仮想記憶制
御方式に対し、良好な制御の方法を提供することにあ
る。ここで、良好な方法とは、仮想記憶制御方式を採用
し、さらに、図形処理プロセツサでは、大きなデータ単
位で処理することが望ましく、通常のプロセッサでは、
それよりも小さいデータ単位で処理することが望ましい
という事情に鑑みて、ページサイズをプロセッサに応じ
て、可変にできるようにしたことである。

【００１４】また、本実施例の別の目的は、標準のダイ
ナミツクＲＡＭを用いて高集積かつ小型な構成でありな
がら高速な描画を可能ならしめる図形処理装置を提供す
ることにある。

【００１５】上記目的を達成するため、本実施例ではメ
モリのアクセスに、行アドレスを指定した後同一行内の
列アドレスの異なるデータに対して連続アクセスする連
続列アクセスを用いると共に、プロセツサのアクセスと
メモリのアクセスの間で一連のデータをバツフアする手
段を設けるようにし、主記憶にはプログラムやデータの
他に表示用の画像情報をも記憶するようにしたものであ
る。

【００１６】また、高速描画を達成するために、図形処
理プロセツサを有すると共に、ダイナミツクメモリの連
続列アクセスを行わせ、さらにその列アクセスの回数を
可変にし、その列アクセスデータを一時記憶するバツフ
ア手段を設けたものである。また、本発明では、メモリ
制御回路に設けた図形処理プロセッサから発生するアド
レスに対し、仮想記憶制御を実現するためのページ空間
をまたがったアドレスであるかどうかを検出するための
ページ情報記憶手段（図７の論理アドレス７２、ページ
サイズフリップフロップ７３）と判断手段（図７の比較
器７４）を設けることで、正常なアドレス変換が行える
ようにしたものである。また、前記判断手段により、仮
想アドレスのアドレス変換を良好に実行させるようにし
たものである。

【００１７】前記のバツフア手段は、プロセツサからの
アクセスとそれよりスループツトの高いメモリアクセス
との間のタイミングのずれを吸収すると共に、空いたメ
モリアクセスを表示用アクセスにふり向けることを可能
ならしめたものである。

【００１８】また、前記図形処理プロセツサでは、列ア
クセス回数を可変ならしめて任意の長さのラスタデータ
に対する図形処理を効率良く実行させるものである。

【００１９】以下詳細に説明する。図１は、本発明の１
実施例を示すもので、１〜複数個のＣＰＵモジユール
１，１〜複数個のメモリモジユール２，高速Ｉ／Ｏ装置
３，バスアダプタ４，ＤＡＣ(ＤＡコンバータ)５，ＣＲ
Ｔ６、から成る。ＣＰＵモジユール１，メモリモジユー
ル２，高速Ｉ／Ｏ３及びバスアダプタ４は、６４ビツト
幅の高速システムバスを介して接続されている。ＣＰＵ
モジユール１は演算処理を進めるＣＰＵ１０と外付けの大容量２次キヤツシユ１１から成
る。ＣＰＵ１０は１チツプのＬＳＩであり、１次キヤツ
シユ１００，浮動小数点演算機構（図示しない），メモ
リ管理ユニツト（図示しない）、などを内蔵し、１００
ＭＩＰＳ（１秒当り何百万命令を実行できるかの性能指
標）以上の性能を有するものが本実施例では用いられて
いる。本発明に係るメモリモジユール２は、メモリコン
トローラ２０とフレームバツフア機能を内蔵したメイン
メモリ２１から成る。メモリコントローラ２０はデータ
をバツフアリングするラスタバツフア2000を内蔵してお
り、メインメモリ２１のアクセスを制御すると共に表示
データの出力を制御するものである。メインメモリ２１
は、以下では１６Ｍbit(４Ｍbit×４)チツプを３２個用
いる例を基に説明する。

【００２０】高速Ｉ／Ｏ装置３は、高速のシステムバス
に直結される各種Ｉ／Ｏ装置であり、高速のネツトワー
クコントローラ、高速デイスクシステムなどである。バ
スアダプタ４は高速のシステムバスと低速のＩ／Ｏバス
とを接続するアダプタであり、低速のＩ／Ｏバスには、
プリンタ，キーボード，マウス，デイスクなどの外部記
憶，ネツトワーク、などのコントローラが接続される。
ＤＡＣ５は、色コードの変換を行なうカラーパレツト及
びデイジタルのビデオ信号からアナログのビデオ信号に
変換するＤＡ変換器を内蔵するものである。CRT6はラス
タ走査型の表示装置であり、本実施例では各種の解像
度，各種表示色のものが接続できるが、以下では特に明
言しない場合１２８０×１０２４画素の表示を行なうも
のを前提に説明を進める。

【００２１】また、本実施例では文字や図形の出力装置
としてＣＲＴ６を接続しているが、本発明が他の出力装
置（例えば液晶表示装置）に対しても同様に適用できる
ことは言うまでもない。

【００２２】図２は、メモリのバス幅，スピードとバス
転送速度の関係を説明したものである。従来ダイナミツ
クメモリのランダムアクセスのサイクルタイムは一般に
２００ｎｓ〜４００ｎｓ程度が必要とされていた。例え
ば、２００ｎｓのメモリサイクルで３２ビツトのバス幅
とすると、２０ＭＢ／Ｓバス転送速度が得られる。一
方、表示の読出しには、例えば１２８０×１０２４画素
のデイスプレイに同時２５６色の表示を行なう場合に
は、少なくとも約８０ＭＢ／Ｓのスループツトが必要で
ある。すなわち、従来の一般的なメモリ設計では、プロ
セツサがメモリにアクセスするスループツトよりも表示
に必要なスループツトがはるかに大きく、これが専用の
フレームバツフア装置が必要とされたゆえんである。し
かるに、図１の実施例のごとく、プロセツサの性能が１
００ＭＩＰＳを超えるようなオーダになつてくると、こ
のプロセツサを効率良く動作させるためには数百ＭＢ／
Ｓのスループツトでメモリからプログラムやデータを供
給できる能力が必要になつて来る。すなわち、表示のメ
モリアクセスよりもプロセツサからのアクセスの方によ
り高いスループツトが必然的に要求される。このことは
十分高速なメモリシステムを構築すれば、プロセツサの
アクセスの一部を表示に割り付けてやることができる可
能性があることを意味する。ちなみに、例えばメモリサ
イクルが２５ｎｓになれば６４ビツトのバス幅で３２０
ＭＢ／Ｓ、１２８ビツトのバス幅では６４０ＭＢ／Ｓの
転送レートを実現できることになる。

【００２３】図３は、高速システムバスの動作を説明す
るものである。性能を上げるため、ｍ個のブロツクを単
位に転送している。バスマスタからＡＳ（アドレススト
ローブ）の立下りによつてＡ／Ｄ（アドレス／データ）
バスにアドレスが供給されたことが示され、転送サイク
ルが開始される。なお、図６中においては、ＡＳには、
アッパーラインが付いているが、便宜のため明細書中に
おいては、以下省略する。スレーブ側からＡＡ（アドレ
スアクノレツジ）の立下りで応答が返されると次いでデ
ータの転送に移る。データの転送は、ＤＳ（データスト
ローブ）とＤＡ(データアクノレツジ）の制御信号で制
御される。ＤＳとＤＡは立下りと立上りの両方のエツジ
がいずれも意味を持つており、ＤＳはデータの存在を知
らせＤＡはそれに対する応答ということになる。このよ
うにデータをブロツクで転送することにより高速化が図
られ、例えば１回のデータ転送サイクルを２５ｎｓとす
ると６４ビツトのシステムバスでピーク時３２０ＭＢ／
Ｓの転送レートを得られることになる。

【００２４】図４は高速のメモリアクセス手法を説明す
るもので、ページモードによるリードサイクルを例にし
ている。ＲＡＳ（ローアドレスストローブ）の立下りで
アドレスライン上のＲＡ（ローアドレス）がメモリ素子
内部に取込まれメモリセルからの１行分の読出しが開始
される。次いでＣＡＳ（カラムアドレスストローブ）の
立下りでアドレスラインのＣＡ（カラムアドレス）がメ
モリ素子内部に取込まれ、ＲＡで指定された１行分のデ
ータの中のＣＡで指定されたデータがデータライン上に
出力される。このあと、ＣＡを切換えＣＡＳの立下りで
指示されるごとに、同一行内の異なるデータが順次読出
される。このページモードはＣＡを与えるだけでアクセ
スできるため、通常のＲＡとＣＡの両法を毎回与えるラ
ンダムアクセスに対して相当高速になる。この結果、例
えばページモードサイクルタイムが２５ｎｓの場合に
は、１２８ビツトのデータバス幅を持てば最大６４０Ｍ
Ｂ／Ｓの転送レートを得られることになる。

【００２５】次いで図５を用いて、本発明に係るメモリ
コントローラ２０の内部構成を説明する。メモリコント
ローラ２０は、システムバスインタフエース２００，レ
ンダリングプロセツサ２０２，表示コントローラ２０
４，メモリバスインタフエース２０６，メモリ管理ユニ
ツト２０８を内蔵する。

【００２６】システムバスインタフエース２００はシス
テムバスとのインタフエースを司る部分で、システムラ
スタバツフア２０００，アクセスカウンタ2001を有して
いる。システムラスタバツフア２０００は、システムバ
スとメモリ間で転送されるデータを一時記憶するもの
で、本実施例では２５６バイトの容量を有しており、こ
の範囲内でアクセスカウンタの指定する回数だけ転送を
行なうものである。特に本実施例では、システムバスよ
りもメモリバスのスループツトが高く、この速度差を吸
収するものとしてシステムラスタバツフア２０００は必
須のものである。アクセスカウンタ２００１はシステム
バスまたはメモリバスからのアクセスに応じてシステム
ラスタバツフア２０００の入出力を制御するものであ
り、システムバスに対するブロツク転送の回数（最大３
２回）としてキヤツシユのラインサイズで決まる最適値
をあらかじめセツトしておける。システムラスタバツフ
ア２０００とアクセスカウンタ２００１の部分はＦＩＦ
Ｏ(First In Fist Out）で構成しても良い。

【００２７】レンダリングプロセツサ２０２は図形発生
を制御するもので、直線の発生，水平線の塗りつぶしデ
ータの発生，ＢＩＴＢＬＴ（ビツトブロツク転送）制御
などの基本的な描画機能を有する。なめらかな輝度補間
を行なうシエーデイング処理や陰面消去のためのＺ比較
機能も有する。表示コントローラ204はデイスプレイに
対する表示を制御するもので、表示ラスタバツフアＡ２
０４０及び表示ラスタバツフアＢ２０４１を内蔵してい
る。画面の分解能や表示色数の異なる各種のデイスプレ
イに対応し得るようプログラマブルな機能を有してお
り、デイスプレイに合わせた同期信号発生や表示データ
の読出しを行なう。表示ラスタバツフアＡ2040及び同Ｂ
２０４１はそれぞれ６Ｋバイトの容量を有しており、１
画素当りＲ，Ｇ，Ｂ、各８ビツトのデータを２０４８画
素分記憶できる。すなわち２系統のバツフアはそれぞれ
１ラスタ分の表示データを記憶できるので、１ラスタの
表示期間中に一方を表示に用い、もう一方には次のラス
タデータを読出しておき、交替バツフアとして用いる。
本実施例では、表示装置の１ラスタ分のデータを持たせ
るようにしているが、容量が小さい場合にはラスタの部
分データ単位で切り換えるようにしても良い。ただし、
その場合には表示データの読出しアクセスが表示期間内
に集中し帰線期間には行なえないため、表示期間と帰線
期間でシステムバスへの負荷バランスが異なるという問
題が生じる。すなわち表示ラスタバツフアに１ラスタ分
のデータを記憶できれば、表示データの読出しアクセス
を表示期間と水平の帰線期間を含む期間に分散させるこ
とができる。これらの表示ラスタバツフアの機能はＦＩ
ＦＯで置き換えることもできる。

【００２８】メモリバスインタフエース２０６はメモリ
とのインタフエースを司る部分で、ダイナミツクＲＡＭ
用のアドレスのマルチプレクスやメモリ制御信号の発生
を行う。メモリ管理ユニツト２０８は、ＣＰＵ１０で変
換されるアドレス変換と同一の処理をＣＰＵと会話しな
がら等価的に行なうもので、レンダリングプロセツサ２
０２から与えられる仮想アドレスを物理アドレスに変換
する。

【００２９】メモリ管理ユニット２０８の詳細な動作に
ついては図７を用いて後で詳しく説明する。システムバ
スから与えられる物理アドレスはそのままメモリバス側
に送出する。本メモリ管理ユニツト２０８を持たない従
来技術の場合には、レンダリングプロセツサ２０２や表
示コントローラ２０４では物理アドレスを用いてアドレ
ス管理することになる。

【００３０】図６はメインメモリ２１の論理的なイメー
ジを示す。本実施例ではメインメモリ２１はハードウエ
アとしては単一のメモリ空間であり、このメモリを論理
的にどう扱うかはソフトウエア次第であり、種々の柔軟
な構成が可能である。

【００３１】図６（ａ）はＣＰＵからアクセスする際の
イメージを示し、６４ビツトのデータ幅を持つリニアな
空間である。このうちの３２Ｋバイト単位の領域内では
行アドレスが同じでページモードアクセスできる。

【００３２】図６（ｂ）は２５６色表示に用いる８bit
／pixel でのフレームバツフアとしてのイメージを示
す。横幅は図では２０４８画素としているが、異なる構
成も可能である。この例では横２０４８×縦１６画素の
領域内ではページモードアクセスが可能である。

【００３３】図６（ｃ）は同様にＲ，Ｇ，Ｂ，α（半透
明表現に用いる係数データ）各８ビツトから成る３２bi
t／pixelのフレームバツフアとしての例である。この場
合には横２０４８×縦４画素の領域がページモードアク
セス可能な範囲となる。上記の他にも種々の構成が可能
で、例えば３２ビツトのＺ値を持つＺプレーンは図６
(ｃ）と同様のイメージで扱える。また、このメインメ
モリ２１は上記のような各種のデータを混在して記憶で
き、柔軟な応用が可能である。

【００３４】図７にメモリ管理ユニットの詳細な構成図
を、図８にそれを用いたアドレス変換処理フローを示
す。図７の内容を説明する前に、フレームバッファも含
めたアドレス変換方式の最近の動向を説明しておく。従
来のアドレス変換方式は、メモリ空間を同一サイズのペ
ージに分割し（４ＫＢ〜８ＫＢのサイズ）、各ページ単
位に、その論理アドレスと物理アドレスの内容をテーブ
ルでおぼえておいて、与えられた論理アドレスからテー
ブルを参照することで、物理アドレスを生成する方式が
とられていた。ところが、フレームバッファのような、
比較的大きな空間で、かつ、物理アドレスが連続してい
るような空間を上記ページに分割して管理すると、アド
レス変換テーブルが大きくなり無駄を生じるため、最近
では、ページのサイズを２種以上持って管理する方式が
採用されている。ここで、説明するアドレス変換は、こ
うした構成を前提としたものである。

【００３５】図７のメモリ管理ユニット２０８内部に
は、ＣＰＵ１０から書き換え可能な３つのレジスタ７
１，７２，７３を有している。レンダリングプロセッサ
２０２が現在発生しているアドレスに対応した論理アド
レスと物理アドレスを記憶するレジスタ７１，７２と該
当ページサイズを示すフリップフロップ７３の３種であ
る。論理アドレスレジスタ７２は、レンダリングプロセ
ッサ２０２が発生するアドレス２０８３が、当該ページ
内にあるかどうかをチェックする比較器７４におくら
れ、この時、ページサイズを示すフリップフロップ７３
の内容によって、どのビット位置までチェックすべきか
が指定されている。ページからこえたアドレスをレンダ
リングプロセッサ２０２が生成したと判定されたときに
は、それを通知する信号２０８２がＣＰＵ１０及びレン
ダリングプロセッサ２０２へ送られる。

【００３６】こうしたハードを用いて、いかにアドレス
変換が行われるかを、フローチャート（図８）を使いな
がら次に説明する。

【００３７】まず、ＣＰＵ１０からレンダリングプロセ
ッサ２０２起動時には、レンダリングプロセッサ２０２
への初期設定パラメータの中で、レンダリングプロセッ
サ２０２が生成するアドレスが属する論理アドレス、物
理アドレス、ページサイズを上記対応するレジスタ７
１，７２，７３に書き込んだ後（８１，８２）、レンダ
リングプロセッサ２０２を起動する（８３）。この後、
レンダリングプロセッサ２０２が逐次発生するアドレス
が、上記設定されたページ内にある場合は、主記憶に対
しては、設定されている物理アドレスが送出されてレン
ダリングプロセッサと主記憶の間でのみ処理が続けられ
る。

【００３８】一方、ページ外へ出た割込みが発生する
と、ＣＰＵ１０はレンダリングプロセッサ２０２が発生
したアドレスを読み込んで、該当物理アドレスへの変換
を行なう（８４，８５，８６）。物理アドレスが存在す
る際は、論理アドレス、物理アドレスのレジスタ７１，
７２を新しい値に書き換えて、レンダリングプロセッサ
２０２への再開指示をすればよい（８７）。物理アドレ
スがない場合は、通常のページスワップ処理を行なう必
要があるため、タスクスイッチを行えるに十分なレジス
タを読み込んで、退避させる処理を行う（８８，８
９）。該当ページが読み込まれた時には、回復処理を行
って、再起動すればよい。

【００３９】以上の処理を行うことによって良好なアド
レス変換を提供できる。

【００４０】図９は、表示コントローラ２０４内の優先
制御機構の構成を示し、ロードカウンタ２０４２，表示
カウンタ２０４３，優先制御回路２０４４から成る。ロ
ードカウンタ２０４２は表示データの読み出しを行つて
いる表示ラスタバツフア（Ａ２０４０またはＢ２０４１
のいずれか）の動作を管理するものである。表示カウン
タ２０４３はもう一方の表示中のラスタバツフアの進行
を管理するものである。表示ラスタバツフアはデイスプ
レイに同期して動作するため、表示データの読出しは表
示中のラスタバツフアの処理が完了するまでに終えなけ
ればならない。このため優先制御回路２０４４は残され
た時間が残りの表示データ読出しに十分か否かを判定す
る。すなわち、ロードカウンタ２０４２と表示カウンタ
２０４３の情報から、残り時間比較器２０４５にて残り
の表示読出しに必要な時間と表示中の表示ラスタバッフ
ァの残り動作時間とを比較し、読出しに十分な時間があ
る場合は表示アクセスの優先度を下げ、残り時間が少な
くなると表示アクセスの優先度を上げるための優先制御
信号を発生する。

【００４１】図１０は、各部の動作の流れを示す。通常
のアクセス優先順位は、システムバス、レンダリン
グプロセツサ、表示アクセス、の順であるが、表示優
先の状態では表示アクセス，システムバス，レン
ダリングプロセツサ、の順となる。メモリアクセスの
内、“Ｓ”はシステムバスによるアクセスを、“Ｒ”は
レンダリングプロセツサのアクセスを、“Ｄ”は表示ア
クセスを示す。メモリアクセスのそれぞれの箱は一連の
ページモードアクセスを示す。システムバスからの読出
しアクセスはメモリからのデータをシステムラスタバツ
フア２０００を介して読出す。メモリアクセスの方がシ
ステムバスよりも速いため、システムラスタバツフア２
０００に一時記憶しておき順次システムバス側に出力す
る。システムバスからの書込みアクセスは、システムラ
スタバツフア2000に蓄えた後、メモリに書込む。表示ラ
スタバツフアＡ２０４０及びＢ２０４１は、水平走査に
同期して交替で表示に用いられている。レンダリングプ
ロセツサ２０２によるアクセスはシステムバスよりも優
先順位が低いため、システムバスアクセスで使用中はウ
エイト（ＷＡＩＴ）が入る。システムバスアクセスとレ
ンダリングプロセツサのアクセスが集中すると表示アク
セスが１ラスタ時間の後ろの方に追いやられることにな
り、この状態で残り時間が短くなると表示優先に切換わ
り、強制的に表示アクセスが実行される。このような場
合にはシステムバスのアクセスにウエイト(WAIT)が入る
場合もある。

【００４２】図１１は、レンダリングプロセツサ２０２
の構成を示す。ＤＤＡ回路２０２０，Ｚラスタバツフア
２０２１，Ｚ比較器２０２２，ソースラスタバツフア２
０２３，パターンラスタバツフア2024，デステイネーシ
ヨンラスタバツフア２０２５，ラスタ演算器２０２６か
ら成る。ＤＤＡ回路2020は、直線発生時の座標発生，輝
度補間の際のＲ，Ｇ，Ｂの各輝度の算出、Ｚ値の補間に
よる算出を行ない、画素ごとのアドレスを発生する。Ｚ
ラスタバツフア２０２１はメモリから読出されたＺ値の
一連のラスタ（水平に連続する複数画素またはその複数
のグループ）データを記憶するもので、指定された任意
長のラスタに対応するＺ値を記憶する。Ｚ比較器２０２
２はＺラスタバツフア２０２１のデータとＤＤＡ回路で
補間発生されたＺ値を順次比較するもので、比較結果は
パターンラスタバツフア２０２４に記憶される。ソース
ラスタバツフア２０２３はBITBLT演算のソースの任意長
のラスタデータを記憶する。直線発生の場合は、描画線
種情報や描画情報を記憶する。シエーデイング演算の場
合はＤＤＡ回路２０２０で発生される輝度値を記憶す
る。パターンラスタバツフア２０２４はBITBLT演算のパ
ターンのラスタデータや陰面消去時にＺ比較器から出力
されるマスクデータなどを記憶する。デステイネーシヨ
ンラスタバツフア２０２５はBITBLTにおけるデステイネ
ーシヨンの読出しデータを一時記憶する。ラスタ演算器
2026は所定の演算モードに従つて各種論理演算やカラー
演算などのBITBLT演算を実行する部分である。本実施例
では任意のラスタデータを記憶する各ラスタバツフアを
設けることにより、メモリにはラスタブロツク単位で高
速にページモードアクセスして大量のデータ処理を高速
に実行する点に特徴がある。

【００４３】図１２は、いくつかの処理例についてメモ
リアクセスの手順を示したものである。図１２において
１つの箱はページモードアクセスし得るラスタブロツク
に対する一連のアクセスを示す。実際のメモリアクセス
時には、システムバスアクセスや表示アクセスがこの間
に入つてくるよう場合はウエイトが入ると共に複数のペ
ージモードアクセスのグループに分割されて実行され
る。図１２（ａ）の２オペランドBITBLTではソース，デ
ステイネーシヨンの読出しに続いてデステイネーシヨン
の書込みを実行する。図１２（ｂ）は図１２（ａ）に対
してパターンラスタデータの読出しが加わる点が異な
る。図１２（ｃ）は直線発生の場合で、一連のラスタブ
ロツク単位ごとに書込みを実行する。例えば図６（ｂ）
のメモリ構成であれば、水平直線は１回のラスタブロツ
ク書込みで実行し得る。垂直直線の場合には１６画素ご
とにラスタブロツクが異なり、その単位で書込みが可能
になる。ただし、これらのアクセスの単位は、それぞれ
のラスタバツフアが３２ＫＢよりも小さな場合にはその
大きさの制約を受けるのは言うまでもない。ラスタバツ
フアの容量が小さい場合には、ラスタデータと共にカラ
ムアドレスをも記憶させる方法や、ラスタブロツクの形
状を横長，方形等選択し得るようにすればメモリアクセ
スの効率をそれぞれの場合に応じて上げることができ
る。図１２（ｄ）はシエーデイングの場合で、Ｚラスタ
読出しの後デステイネーシヨンデータの書込みが行なわ
れる。デステイネーシヨンデータに対して演算が指定さ
れた場合など、デステイネーシヨン書込みの前にデステ
イネーシヨン読出しが入る場合もある。

【００４４】このように本実施例では図１１に示したレ
ンダリングプロセツサによつて、ページモードアクセス
と組合せて高速に描画実行できるという効果がある。

【００４５】なお、本実施例は標準のダイナミツクメモ
リを用いる構成としているが、図１１の構成はそれとの
組合せが必然なわけではなく、例えば画像用デユアルポ
ートメモリと組合せても良いものである。本実施例の構
成であればメモリを小型化でき、画像用デユアルポート
メモリを用いる場合は表示アクセスによる性能低下が少
ないといつた効果がそれぞれある。

【００４６】また本実施例ではページモードアクセスを
例に説明したが、類似の他のモード（ニブルモードやス
タテイツクカラムモード）でも同様に説明できることは
言うまでもない。

【００４７】以上詳細に説明したように、本発明によれ
ば、フレームバツフアとメインメモリを一体化できるた
め高速でありながら単純で小型な構成とすることができ
る。例えば、１６Ｍビツトのメモリ素子を３２〜６４個
用いて、１００ＭＩＰＳ以上のプロセツサを効率良く動
かせると同時に１２８０×１０２４画素で１６００万色
（Ｒ，Ｇ，Ｂ、各８ビツト）の表示に適用することがで
きる。

【００４８】また、本発明によればシステムバスアクセ
ス（演算処理手段によるアクセス）と表示アクセス（表
示制御手段によるアクセス）とをその優先順位に従つて
優先制御することが可能となり、メモリアクセスの無駄
を無くすことが可能となる。

【００４９】上記の実施例は、ページ単位でメモリを管
理する計算機システムであるが、これに限られるもので
はなく、論理アドレス単位で管理することとしても良
い。すなわち、計算機システムにおいて、記憶管理手段
は、主記憶内に記憶されているデータの論理アドレスに
関する情報を有するアドレス情報記憶手段と、前記アド
レス情報記憶手段が有する情報により、前記表示制御手
段が出力する前記論理アドレスで指定したデータが前記
記憶手段内にあるかどうかを判断する判断手段とを有
し、前記記憶管理手段は、データが前記記憶手段内にあ
る時は、論理アドレスに対応する物理アドレスを前記記
憶手段に出力することとしてもよい。

【００５０】

【発明の効果】本発明によれば、フレームバツフアと主
記憶を一体化し、仮想記憶制御方式により、制御する計
算機システムを提供できる。

【図面の簡単な説明】

【図１】本発明に係る一実施例のシステムの構成図であ
る。

【図２】本発明に係る一実施例のバス転送速度の説明図
である。

【図３】本発明に係る一実施例のシステムバスの説明図
である。

【図４】本発明に係る一実施例のメモリバスの説明図で
ある。

【図５】図１におけるメモリコントローラの内部構成図
である。

【図６】本発明に係る一実施例のメモリ空間の説明図で
ある。

【図７】本発明に係る一実施例のレンダリングハード用
アドレス変換機構の構成図である。

【図８】本発明に係る一実施例のアドレス変換を有効に
動作させるための処理フローである。

【図９】図５における表示コントローラ内の優先制御機
構を説明図である。

【図１０】本発明に係る一実施例のメモリアクセスの動
作説明図である。

【図１１】図５におけるレンダリングプロセツサの内部
構成図である。

【図１２】描画処理における動作説明図である。

【符号の説明】

２０…メモリコントローラ、２１…メインメモリ、２０
２…レンダリングプロセツサ、２０００…システムラス
タバツフア、２０２１…Ｚラスタバツフア、２０２３…
ソースラスタバツフア、2024…パターンラスタバツフ
ア、２０２５…デステイネーシヨンラスタバツフア。

───────────────────────────────────────────────────── フロントページの続き (72)発明者古賀和義茨城県日立市久慈町4026番地株式会社日立製作所日立研究所内 (72)発明者加藤猛茨城県日立市大みか町五丁目２番１号株式会社日立製作所大みか工場内

Claims

【特許請求の範囲】

【請求項１】データ処理を実行する処理手段と、表示データを処理する表示処理手段と、前記表示データおよびそれ以外のデータを記憶する記憶
手段と、表示データを表示する表示手段と、前記表示処理手段が前記表示データを処理するために出
力する、前記記憶手段内の物理アドレスを指定するため
の論理アドレスを受付けて、物理アドレスに変換する記
憶管理手段とを有することを特徴とする計算機システ
ム。
【請求項２】請求項１記載の計算機システムにおいて、前記記憶管理手段は、前記記憶手段に割り当てられてい
る論理空間内にある論理アドレスに関する情報を有する
アドレス情報記憶手段と、前記アドレス情報記憶手段が有する情報により、前記表
示処理手段が指定した論理アドレスが前記記憶手段内に
あるかどうかを判断する判断手段とを有し、前記記憶管理手段は、論理アドレスが前記記憶手段内に
ある時は、論理アドレスに対応する物理アドレスを前記
記憶手段に出力することを特徴とする計算機システム。
【請求項３】請求項１記載の計算機システムにおいて、前記記憶管理手段は、前記記憶手段内に割り当てられて
いる論理空間内にある論理アドレスに関する情報を、ペ
ージ単位で有するページ情報記憶手段と、前記ページ情報記憶手段が有する情報により、前記表示
処理手段が指定した論理アドレスが前記記憶手段内にあ
るかどうかを判断する判断手段とを有し、前記記憶管理手段は、論理アドレスが前記記憶手段内に
ある時は、論理アドレスに対応する物理アドレスを前記
記憶手段に出力することを特徴とする計算機システム。
【請求項４】請求項１、２または３記載の計算機システ
ムにおいて、前記記憶管理手段は、前記記憶手段内の論理アドレスを
ページ単位で管理し、前記表示処理手段が処理する論理
アドレスと、前記処理手段が処理する論理アドレスとに
対して、異なるページサイズを割り当てることを特徴と
する計算機システム。