WO2005101365A1 - 画像処理装置 - Google Patents

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Yo Sawamura
Tetsuya Takemura
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Rohm Co., Ltd
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    • G09G2340/02—Handling of images in compressed format, e.g. JPEG, MPEG

Definitions

  • the present invention relates to an image processing apparatus capable of performing compression Z expansion of image data.
  • FIG. 3 shows an example of a conventional image processing apparatus.
  • the image processing apparatus 101 is a bus architecture in which a high-speed bus 10 and a peripheral bus 12 are connected via a bus bridge 11, and various functional circuits are connected to the buses 10 and 12.
  • the high-speed bus 10 is connected to the CPU 13 that performs necessary calculations and controls such as image processing, the ROM 14 that stores processing programs of the CPU 13, and the RAM 15 that is used as a work area for the calculations performed by the CPU 13.
  • the peripheral bus 12 stores image expansion data from the electronic camera 2 ⁇ image expansion data obtained by expanding image compression data from the host device 4 and displays the data on a display panel 3 such as an LCD.
  • a compression Z expansion circuit 17 for compressing image expansion data and expanding image compression data, and a data transmission / reception FIFO (First In First Out) memory for transmitting and receiving image compression data between the host device 4 18 and a general-purpose timer circuit 19 are connected.
  • the image processing apparatus 101 includes a frame memory register 20 for reading and writing data of the frame memory 16 from the CPU 13 and a compression Z expansion circuit for reading and writing data of the compression Z expansion circuit 17 by the CPU 13. And a data transmission / reception register 22 to / from which data in the data transmission / reception FIFO memory 18 is read and written by the CPU 13.
  • compressed image data refers to compressed image data
  • decompressed image data refers to compressed image data.
  • the image expansion data from the electronic camera 2 is stored in the frame memory 16 and stored in the display panel 3 Are read by the CPU 13 via the frame memory register 20 and the peripheral bus 12, and are compressed by the compression Z decompression circuit 17 and the RAM 15.
  • the image compression data is written to the data transmission / reception FIFO memory 18 via the peripheral bus 12 and the data transmission / reception register 22, and transmitted to the host device 4 in order.
  • the compressed image data from the host device 4 is received by the data transmission / reception FIFO memory 18 and is sequentially read by the CPU 13 via the data transmission / reception register 22 and the peripheral bus 12, and is sent to the compression Z decompression circuit 17, the RAM 15 and the like. Stretched.
  • the image expansion data is stored in the frame memory 16 via the peripheral bus 12 and the frame memory register 20, and is displayed on the display panel 3.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2001-350461
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2002-77709
  • the present invention has been made in view of the above-described circumstances, and an object of the present invention is to provide an image processing apparatus capable of operating a CPU more efficiently and thereby achieving high-speed image processing. To provide.
  • an image processing apparatus connects a high-speed bus and a peripheral bus via a bus bridge, and connects the high-speed bus and the reference bus to image processing.
  • CPU for performing calculations and control
  • FIFO memory for data transmission and reception for transmitting and receiving compressed image data to and from the host device
  • frame memory for storing image expansion data and displaying the data on the display panel
  • compression of image expansion data and image compression data In an image processing apparatus for connecting a compression Z expansion circuit for expanding data, The frame memory is connected to a high-speed bus, and the data transmission / reception FIFO memory is connected to a peripheral bus.
  • the image processing apparatus desirably includes the compression Z expansion circuit connected to a high-speed bus.
  • An image processing apparatus has an instruction CPU direct-connection bus, a data CPU direct-connection node, and a high-speed bus.
  • CPU, ROM for storing the processing program of the CPU
  • RAM used for the work area of the operation performed by the CPU
  • data transmission / reception FIFO memory for transmitting and receiving compressed image data to and from the host device, and storing and storing the image decompression data
  • the CPU and ROM are connected to the instruction CPU direct connection bus.
  • the CPU, the RAM, and the frame memory are connected to a data CPU direct connection bus, and the CPU and the data transmission / reception FIFO memory are connected to a high-speed bus.
  • the compression Z decompression circuit is desirably connected to a data CPU direct connection bus.
  • the image processing apparatus connects a frame memory having a large amount of data to a bus having a relatively high processing capacity, and a processing capacity of a data transmission / reception FIFO memory having a relatively small amount of data.
  • the CPU can be operated efficiently, and thus the image processing can be performed at high speed as a whole.
  • FIG. 1 is a block diagram of an image processing apparatus according to a preferred embodiment of the present invention.
  • FIG. 2 is a block diagram of an image processing apparatus according to another preferred embodiment of the present invention.
  • FIG. 3 is a block diagram of a conventional image processing device.
  • FIG. 1 is a block diagram of an image processing apparatus according to a preferred embodiment of the present invention.
  • the image processing apparatus 1 is a bus architecture in which a high-speed bus 10 operating at a high frequency of 75 MHz, for example, and a peripheral bus 12 operating at a frequency of 25 MHz, for example, are connected via a bus bridge 11.
  • a high-speed bus 10 is connected to a CPU 13 that performs necessary calculations and controls such as image processing, a ROM 14 that stores a processing program of the CPU 13, and a RAM 15 that is used as a work area for the calculations performed by the CPU 13.
  • a frame memory 16 for storing image decompressed data from the electronic camera 2 and image decompressed data obtained by decompressing image compression data from the host device 4 and displaying the data on a display panel 3 such as an LCD;
  • a compression Z expansion circuit 17 for compressing data and expanding image compression data is connected.
  • the peripheral bus 12 is connected to a data transmission / reception FIFO memory 18 for transmitting / receiving compressed image data to / from the host device 4, a general-purpose timer circuit 19 and the like.
  • the image processing apparatus 1 includes a frame memory register 20 for reading and writing data of the frame memory 16 by the CPU 13 and a compression Z decompression circuit register for reading and writing the data of the compression Z decompression circuit 17 by the CPU 13.
  • the compression Z expansion circuit 17 is, specifically, a JPEG circuit used for compression Z expansion of a still image or an MPEG circuit used for compression Z expansion of a moving image. Further, when the image processing apparatus 1 is used for an electronic device such as a mobile phone, the host device 4 is a processor device that controls the main body function of the device.
  • the image expansion data from the electronic camera 2 is stored in the frame memory 16 and displayed on the display panel 3, and is read into the CPU 13 via the frame memory register 20 and the high-speed bus 10 to generate a compressed Z expansion circuit. 17 and RAM 15 are compressed.
  • the compressed image data is written to the data transmission / reception FIFO memory 18 via the peripheral bus 12 and the data transmission / reception register 22, and transmitted to the host device 4 in order.
  • the image compression data of the host device 4 is received by the data transmission / reception FIFO memory 18 and sequentially read by the CPU 13 via the data transmission / reception register 22 and the peripheral bus 12, and is compressed by the compression Z expansion circuit 17, the RAM 15, and the like. Stretched.
  • the image expansion data is stored in the frame memory 16 via the high-speed bus 10 and the frame memory register 20 and displayed on the display panel 3.
  • the high-speed bus 10 operates at a high frequency of, for example, 75 MHz
  • the image decompression data is read into the frame memory 16 at high speed and written from the CPU 13 to the frame memory 16 at high speed.
  • the frame memory 16 is connected to the same bus as the RAM 15 used for the work area of the operation, etc.
  • the overhead time which is a waste of time due to the switching of the bus, is reduced for a series of operations. Can be eliminated.
  • the CPU when transferring a large amount of data and expanding image decompressed data, the CPU operates efficiently and contributes to speeding up the overall image processing. Further, since the data transfer between the CPU 13 and the compression / Z expansion circuit 17 is also performed via the high-speed bus 10, the overall image processing is further accelerated.
  • the peripheral bus 12 operates at a frequency of, for example, 25 MHz, writing of the compressed image data to the data transmission / reception FIFO memory 18 or reading to the CPU 13 is relatively slow.
  • the compressed image data is, for example, 1Z10 to 1Z100 of image decompressed data and has a relatively small data amount, so that the overall image processing speed is not so slow.
  • the image processing apparatus 1 connects the frame memory 16 having a large amount of data to the high-speed bus 10 having a relatively high processing capacity, and the Since the CPU 13 is connected to the peripheral bus 12 having a relatively low processing capability, the CPU 13 can be operated efficiently, and high-speed image processing can be performed as a whole.
  • the reason why the data transmission / reception FIFO memory 18 is connected to the peripheral bus 12 is that if too many functional circuits are connected to the high-speed bus 10, the load capacity of the high-speed bus 10 increases and the operable frequency increases accordingly. It is a decreasing force.
  • the compression Z expansion circuit 17 that connects the compression Z expansion circuit 17 to the high-speed bus 10 uses the compression Z expansion circuit 17 that has relatively few read / write operations by the power CPU 13, it is connected to the peripheral bus 12. You can connect to! /.
  • the image processing device 5 has a bus architecture including a CPU direct connection bus 24 for directly connecting the CPU 23 and the ROM 14, a data CPU direct connection bus 25 for directly connecting the CPU 23 and the RAM 15, and the high-speed bus 10 described above. is there.
  • a bus architecture including a CPU direct connection bus 24 for directly connecting the CPU 23 and the ROM 14, a data CPU direct connection bus 25 for directly connecting the CPU 23 and the RAM 15, and the high-speed bus 10 described above.
  • the TCM (Tightly Coupled Memory) bus for instructions the TCM bus for data
  • AMBA Advanced Microcontroller Bus Architecture
  • ARM processor systems are directly connected to instruction CPU buses 24 and data CPU direct buses. 25, equivalent to highway bus 10.
  • the above-described peripheral bus 12 may be provided as needed.
  • the above-mentioned frame memory 16 and the compression Z expansion circuit 17 are further connected to the data CPU direct connection bus 25.
  • the high-speed bus 10 is connected to the above-mentioned data transmission / reception FIFO memory 18 and the timer circuit 19.
  • the image processing device 5 includes the frame memory register 20, the compression Z decompression circuit register 21, and the data transmission / reception register 22 similarly to the image processing device 1.
  • the instruction CPU direct bus 24 and the data CPU direct bus 25 perform a read or write operation in, for example, one cycle of the basic operation clock of the CPU 23.
  • the high-speed bus 10 performs a read or write operation in, for example, 5 to L0 cycles. Therefore, the image processing device 5 stores the image decompressed data from the frame memory 16 in the CP in comparison with the image processing device 1. The data is read into the U23 at a higher speed, and further written from the CPU 23 to the frame memory 16 at a higher speed.
  • the image processing apparatus 5 connects the frame memory 16 having a large amount of data to the CPU 25 directly connected to the data CPU, which has a relatively high processing capacity and has a relatively small amount of data. Since the processing FIFO memory 18 has a relatively low processing capacity and is connected to the high-speed bus 10, further high-speed image processing can be performed as a whole.
  • the reason for connecting the data transmission / reception FIFO memory 18 to the high-speed bus 10 is that the load capacity of the high-speed bus 10 does not increase so much because the frame memory 16 is moved to the data CPU direct connection bus 25. Because.
  • the compression Z expansion circuit 17 is connected to the data CPU direct connection bus 25. This may be connected to the high-speed bus 10.
  • the image processing apparatus according to the embodiment of the present invention has been described.
  • the present invention is not limited to the embodiment, and various design changes can be made within the scope of the matters described in the claims. It is.
  • the electronic apparatus 2 uses the electronic camera 2 as the electronic apparatus, the function of storing the image expansion data from the electronic camera 2 in the frame memory 16 can be omitted.
  • the general-purpose timer circuit 19 may not be included, and other necessary functional circuits may be included as necessary.

Abstract

　ＣＰＵを効率的に動作させて全体的に画像処理を高速化できる画像処理装置を提供する。この画像処理装置１は、高速バス１０とペリフェラルバス１２とをバスブリッジ１１を介して結合し、両バス１０、１２に、画像処理の演算や制御を行うＣＰＵ１３、ホスト装置４と画像圧縮データの送受信を行うデータ送受信用ＦＩＦＯメモリ１８、電子カメラ２等からの画像伸張データを保存してそのデータを表示パネル３に表示するフレームメモリ１６、画像伸張データの圧縮及び画像圧縮データの伸張を行う圧縮／伸張回路１７、を接続するものにおいて、ＣＰＵ１３とフレームメモリ１６を高速バス１０に接続し、データ送受信用ＦＩＦＯメモリ１８をペリフェラルバス１２に接続してなる。

Description

画像処理装置
技術分野
[oooi] 本発明は、画像データの圧縮 Z伸張が行える画像処理装置に関する。
背景技術
[0002] 近年、携帯電話のような電子機器は、画像データを表示することに加え、電子カメラ 機能を搭載して撮影した画像データを表示したり格納したりするようになってきて ヽる 。従って、このような電子機器は、多量の画像データの複雑な処理をすることが必要 であり、 CPUを用いた画像処理装置を用いるのが一般的である（例えば特許文献 1 及び 2)。図 3に従来の画像処理装置の一例を示す。この画像処理装置 101は、高 速バス 10とペリフエラルバス 12とがバスブリッジ 11を介して結合されるバスァーキテク チヤであり、両バス 10、 12に各種機能回路が接続されている。すなわち、高速バス 1 0には、画像処理等の必要な演算や制御を行う CPU13と、 CPU13の処理プロダラ ムを格納する ROM14と、 CPU13が行う演算のワークエリア等に用いられる RAM15 とが接続されている。またペリフエラルバス 12には、電子カメラ 2からの画像伸張デー タゃホスト装置 4からの画像圧縮データを伸張した画像伸張データを保存してそのデ ータを LCD等の表示パネル 3に表示するフレームメモリ 16と、画像伸張データの圧 縮及び画像圧縮データの伸張を行う圧縮 Z伸張回路 17と、ホスト装置 4との間で画 像圧縮データの送受信を行うデータ送受信用 FIFO (First In First Out)メモリ 18と、 汎用のタイマ回路 19等とが接続されている。また、画像処理装置 101は、 CPU13〖こ よりフレームメモリ 16のデータをリード'ライトされるフレームメモリ用レジスタ 20と、 CP U13により圧縮 Z伸張回路 17のデータをリード'ライトされる圧縮 Z伸張回路用レジ スタ 21と、 CPU13によりデータ送受信用 FIFOメモリ 18のデータをリード'ライトされ るデータ送受信用レジスタ 22と、を含む。なお、本出願において、画像圧縮データは 圧縮されて ヽる画像データを ヽ、画像伸張データは圧縮されて 、な ヽ画像データ をいう。
[0003] 電子カメラ 2からの画像伸張データは、フレームメモリ 16に保存されて表示パネル 3 に表示され、また、フレームメモリ用レジスタ 20及びペリフエラルバス 12を介して CPU 13に読み込まれ、圧縮 Z伸張回路 17及び RAM 15等にて圧縮される。その画像圧 縮データは、ペリフエラルバス 12及びデータ送受信用レジスタ 22を介してデータ送 受信用 FIFOメモリ 18に書き込まれ、順番にホスト装置 4に送信される。一方、ホスト 装置 4からの画像圧縮データは、データ送受信用 FIFOメモリ 18に受信されてデータ 送受信用レジスタ 22及びペリフエラルバス 12を介して CPU13に順番に読み込まれ 、圧縮 Z伸張回路 17及び RAM 15等にて伸張される。その画像伸張データは、ペリ フエラルバス 12及びフレームメモリ用レジスタ 20を介してフレームメモリ 16に保存さ れて表示パネル 3に表示される。
[0004] 特許文献 1：特開 2001— 350461号公報
特許文献 2：特開 2002— 77709号公報
発明の開示
発明が解決しょうとする課題
[0005] このようにして画像処理は行われる力 表示される画像の高画質化や動画及び静 止画の多様な処理などを実現していくうえで、ますます高速に画像処理を行うことが 要請されている。一般に、画像処理の高速ィ匕には、 CPUを初めとする各機能回路の 高速ィ匕が行われるが、消費電力やコスト等を考慮した場合、それと共に、 CPUを効 率的に動作させることも重要である。
[0006] 本発明は、以上の事由〖こ鑑みてなされたもので、その目的とするところは、 CPUを より効率的に動作させることができ、もって画像処理の高速化が図れる画像処理装置 を提供することにある。
課題を解決するための手段
[0007] 上記の課題を解決するために、本発明の望ましい実施形態に係る画像処理装置は 、高速バスとペリフエラルバスとをバスブリッジを介して結合し、これら高速バス及びべ リフエラルバスに、画像処理の演算や制御を行う CPU、ホスト装置と画像圧縮データ の送受信を行うデータ送受信用 FIFOメモリ、画像伸張データを保存してそのデータ を表示パネルに表示するフレームメモリ、画像伸張データの圧縮及び画像圧縮デー タの伸張を行う圧縮 Z伸張回路、を接続する画像処理装置において、前記 CPUとフ レームメモリを高速バスに接続し、前記データ送受信用 FIFOメモリをペリフェラルバ スに接続してなる。
[0008] この画像処理装置は、望ましくは、前記圧縮 Z伸張回路を高速バスに接続してなる
[0009] 本発明の別の望ましい実施形態に係る画像処理装置は、命令用 CPU直結バスと データ用 CPU直結ノ スと高速バスとを有し、これらのバスに、画像処理の演算や制 御を行う CPU、 CPUの処理プログラムを格納する ROM、 CPUが行う演算のワーク エリアに用いられる RAM、ホスト装置と画像圧縮データの送受信を行うデータ送受 信用 FIFOメモリ、画像伸張データを保存してそのデータを表示パネルに表示するフ レームメモリ、画像伸張データの圧縮及び画像圧縮データの伸張を行う圧縮 Z伸張 回路、を接続する画像処理装置において、前記 CPUと ROMを命令用 CPU直結バ スに接続し、前記 CPUと RAMとフレームメモリをデータ用 CPU直結バスに接続し、 前記 CPUとデータ送受信用 FIFOメモリを高速バスに接続してなる。
[0010] この画像処理装置は、望ましくは、前記圧縮 Z伸張回路をデータ用 CPU直結バス に接続してなる。
発明の効果
[0011] 本発明によれば、画像処理装置は、データ量が多いフレームメモリを処理能力が相 対的に高いバスに接続し、データ量が比較的少ないデータ送受信用 FIFOメモリを 処理能力が相対的に低 、バスに接続して 、るので、 CPUを効率的に動作させること ができ、もって全体として画像処理の高速ィ匕が可能になる。
図面の簡単な説明
[0012] [図 1]本発明の望ましい実施形態に係る画像処理装置のブロック図である。
[図 2]本発明の別の望ましい実施形態に係る画像処理装置のブロック図である。
[図 3]従来の画像処理装置のブロック図である。
符号の説明
[0013] 1、5 画像処理装置
2 電子カメラ
3 表示パネル 4 ホスト装置
10 高速バス
12 ペリフェラノレバス
13、 23 CPU
16 フレームメモリ
17 圧縮 Z伸張回路
18 データ送受信用 FIFOメモリ
20 フレームメモリ用レジスタ
21 圧縮 Z伸張回路用レジスタ
22 データ送受信用レジスタ
24 命令用 CPU直結バス
25 データ用 CPU直結バス
発明を実施するための最良の形態
以下、本発明の最良の実施形態を図面を参照しながら説明する。図 1は本発明の 望ましい実施形態に係る画像処理装置のブロック図である。この画像処理装置 1は、 例えば 75MHzの高周波数で動作する高速バス 10と、例えば 25MHzの周波数で 動作するペリフエラルバス 12と、をバスブリッジ 11を介して結合したバスァーキテクチ ャであり、両バス 10、 12に各種機能回路を接続している。すなわち、高速バス 10に は、画像処理等の必要な演算や制御を行う CPU13と、 CPU13の処理プログラムを 格納する ROM14と、 CPU13が行う演算のワークエリア等に用いられる RAM15と、 を接続し、更に電子カメラ 2からの画像伸張データやホスト装置 4からの画像圧縮デ 一タを伸張した画像伸張データを保存してそのデータを LCD等の表示パネル 3に表 示するフレームメモリ 16と、画像伸張データの圧縮及び画像圧縮データの伸張を行 う圧縮 Z伸張回路 17とを接続している。またペリフエラルバス 12には、ホスト装置 4と の間で画像圧縮データの送受信を行うデータ送受信用 FIFOメモリ 18と、汎用のタイ マ回路 19等とを接続している。また、画像処理装置 1は、 CPU13によりフレームメモ リ 16のデータをリード'ライトされるフレームメモリ用レジスタ 20と、 CPU13により圧縮 Z伸張回路 17のデータをリード'ライトされる圧縮 Z伸張回路用レジスタ 21と、 CPU 13によりデータ送受信用 FIFOメモリ 18のデータをリード ·ライトされるデータ送受信 用レジスタ 22と、を含む。なお、圧縮 Z伸張回路 17は、具体的には、静止画の圧縮 Z伸張に用いられる JPEG回路又は動画の圧縮 Z伸張に用いられる MPEG回路な どである。また、ホスト装置 4は、例えばこの画像処理装置 1が携帯電話のような電子 機器に用いられる場合は、その機器の本体機能を制御するプロセッサ装置などであ る。
[0015] 電子カメラ 2からの画像伸張データは、フレームメモリ 16に保存されて表示パネル 3 に表示され、また、フレームメモリ用レジスタ 20及び高速バス 10を介して CPU13に 読み込まれ、圧縮 Z伸張回路 17及び RAM 15等により圧縮される。その画像圧縮デ ータは、ペリフエラルバス 12及びデータ送受信用レジスタ 22を介してデータ送受信 用 FIFOメモリ 18に書き込まれ、順番にホスト装置 4に送信される。一方、ホスト装置 4 力 の画像圧縮データは、データ送受信用 FIFOメモリ 18に受信されてデータ送受 信用レジスタ 22及びペリフエラルバス 12を介して CPU13に順番に読み込まれ、圧 縮 Z伸張回路 17及び RAM15等により伸張される。その画像伸張データは、高速バ ス 10及びフレームメモリ用レジスタ 20を介してフレームメモリ 16に保存されて表示パ ネル 3に表示される。
[0016] ここで、高速バス 10は例えば 75MHzの高周波数で動作するので、画像伸張デー タはフレームメモリ 16力 CPU13に高速に読み込まれ、かつ、 CPU13からフレーム メモリ 16に高速に書き込まれる。また、フレームメモリ 16が演算のワークエリア等に用 V、られる RAM15と同じバスに接続されて!、るので一連の演算にお!、てバスの切り換 えによる無駄な時間であるオーバヘッド時間をなくすことができる。このように、データ 量が多 、画像伸張データの転送にお!、て CPUは効率的に動作し、全体的な画像 処理の高速化に寄与する。また、 CPU13と圧縮 Z伸張回路 17とのデータ転送も高 速バス 10を介するので全体的な画像処理が更に高速になる。一方、ペリフェラルバ ス 12は例えば 25MHzの周波数で動作するので、画像圧縮データのデータ送受信 用 FIFOメモリ 18への書き込み又は CPU13への読み出しは比較的低速である。し かし、その画像圧縮データは、画像伸張データの例えば 1Z10乃至 1Z100であつ てデータ量が比較的少な 、ので、全体としての画像処理の速度はさほど落ちな 、。 [0017] このように、この画像処理装置 1は、データ量が多いフレームメモリ 16を処理能力が 相対的に高い高速バス 10に接続し、データ量が比較的少ないデータ送受信用 FIF Oメモリ 18を処理能力が相対的に低いペリフエラルバス 12に接続しているので、 CP U13を効率的に動作させることができ、全体として画像処理の高速ィ匕が可能になる。 なお、データ送受信用 FIFOメモリ 18をペリフエラルバス 12に接続しているのは、高 速バス 10に接続する機能回路を多くし過ぎると、高速バス 10の負荷容量が大きくな りそれだけ動作可能な周波数が低下する力 である。
[0018] また、この画像処理装置 1では、圧縮 Z伸張回路 17を高速バス 10に接続している 力 CPU13によるリード'ライトが比較的少ない圧縮 Z伸張回路 17を用いる場合は、 これをペリフエラルバス 12に接続してもよ！/、。
[0019] 次に、本発明の別の望ましい実施形態に係る画像処理装置を図 2に基づいて説明 する。この画像処理装置 5は、 CPU23と ROM14を直結する命令 (インストラクション )用 CPU直結バス 24と、 CPU23と RAM15を直結するデータ用 CPU直結バス 25と 、上述の高速バス 10と、を有するバスアーキテクチャである。例えば、 ARM系のプロ セッサシステムにおける命令用の TCM (Tightly Coupled Memory)バス、データ用 の TCMバス、 AMBA(Advanced Microcontroller Bus Architecture)バスがそれ ぞれ命令用 CPU直結バス 24、データ用 CPU直結バス 25、高速バス 10に相当する 。なお、必要に応じて上述のペリフエラルバス 12 (図示せず)を有するようにすることも できる。
[0020] データ用 CPU直結バス 25には、更に上述のフレームメモリ 16と圧縮 Z伸張回路 1 7とを接続している。また高速バス 10には、上述のデータ送受信用 FIFOメモリ 18とタ イマ回路 19等とを接続している。また、画像処理装置 5は、画像処理装置 1と同様に 、上述のフレームメモリ用レジスタ 20と圧縮 Z伸張回路用レジスタ 21とデータ送受信 用レジスタ 22とを含む。
[0021] 命令用 CPU直結バス 24やデータ用 CPU直結バス 25は、 CPU23の基本動作クロ ックの例えば 1サイクルで読み込み又は書き込みの動作を行う。一方、高速バス 10は 、例えば 5〜： L0サイクルで読み込み又は書き込みの動作を行う。従って、画像処理 装置 5は、画像処理装置 1に比べ、その画像伸張データはフレームメモリ 16から CP U23に更に高速に読み込まれ、かつ、 CPU23からフレームメモリ 16に更に高速に 書き込まれる。
[0022] このように、この画像処理装置 5は、データ量が多いフレームメモリ 16を処理能力が 相対的に高 、データ用 CPU直結ノ ス 25に接続し、データ量が比較的少な 、データ 送受信用 FIFOメモリ 18を処理能力が相対的に低 、高速バス 10に接続して 、るの で、全体として画像処理の更なる高速ィ匕が可能になる。なお、データ送受信用 FIFO メモリ 18を高速バス 10に接続して!/、るのは、フレームメモリ 16がデータ用 CPU直結 バス 25に移されているので、高速バス 10の負荷容量がさほど大きくならないからであ る。
[0023] また、この画像処理装置 5では、圧縮 Z伸張回路 17をデータ用 CPU直結バス 25 に接続しているが、 CPU23によるリード'ライトが比較的少ない圧縮 Z伸張回路 17を 用いる場合は、これを高速バス 10に接続してもよい。
[0024] 以上、本発明の実施形態に係る画像処理装置について説明したが、本発明は、実 施形態に限られることなぐ請求の範囲に記載した事項の範囲内でのさまざまな設計 変更が可能である。例えば、画像処理装置 5が用いられる電子機器に電子カメラ 2がな ヽ場合は、電子カメラ 2からの画像伸張データをフレームメモリ 16に保存する 機能を省くことも可能である。また、場合に応じ、汎用のタイマ回路 19を含まないこと 、また、他の必要な機能回路を含むことが可能なことは勿論である。

Claims

請求の範囲
[1] 高速バスとペリフエラルバスとをバスブリッジを介して結合し、これら高速バス及びべ リフエラルバスに、画像処理の演算や制御を行う CPU、ホスト装置と画像圧縮データ の送受信を行うデータ送受信用 FIFOメモリ、画像伸張データを保存してそのデータ を表示パネルに表示するフレームメモリ、画像伸張データの圧縮及び画像圧縮デー タの伸張を行う圧縮 Z伸張回路、を接続する画像処理装置において、
前記 CPUとフレームメモリを高速バスに接続し、前記データ送受信用 FIFOメモリを ペリフエラルバスに接続してなることを特徴とする画像処理装置。
[2] 請求項 1において、
前記圧縮 Z伸張回路を高速バスに接続してなることを特徴とする画像処理装置。
[3] 命令用 CPU直結バスとデータ用 CPU直結ノ スと高速バスとを有し、これらのバス に、画像処理の演算や制御を行う CPU、 CPUの処理プログラムを格納する ROM、 CPUが行う演算のワークエリアに用いられる RAM、ホスト装置と画像圧縮データの 送受信を行うデータ送受信用 FIFOメモリ、画像伸張データを保存してそのデータを 表示パネルに表示するフレームメモリ、画像伸張データの圧縮及び画像圧縮データ の伸張を行う圧縮 Z伸張回路、を接続する画像処理装置において、
前記 CPUと ROMを命令用 CPU直結バスに接続し、前記 CPUと RAMとフレーム メモリをデータ用 CPU直結バスに接続し、前記 CPUとデータ送受信用 FIFOメモリを 高速バスに接続してなることを特徴とする画像処理装置。
[4] 請求項 3において、
前記圧縮 Z伸張回路をデータ用 CPU直結ノ スに接続してなることを特徴とする画 像処理装置。
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