JP3925130B2 - データ転送回路、半導体装置、及び携帯装置 - Google Patents
データ転送回路、半導体装置、及び携帯装置 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＣＰＵのデータ送信時間を短縮することができるデータ転送回路に関する。さらに、本発明は、そのようなデータ転送回路を含む半導体装置、及びそのような半導体装置を有する携帯装置に関する。
【０００２】
【従来の技術】
近年、携帯電話装置、ＰＤＡ（携帯情報端末）等において、画像を表示するためにＬＣＤパネルが用いられており、このようなＬＣＤパネルに画像を表示させるためのＬＣＤ駆動回路が用いられている。図８は、このような従来のＬＣＤ駆動回路の例を示す図である。図８において、ＬＣＤ駆動回路９０は、ＣＰＵ９１と、ＶＲＡＭ９３を含むＬＣＤドライバ９２とを具備している。ＣＰＵ９１は、第１制御バス９４、第２制御バス９５、及び、データバス９６を介してＬＣＤドライバ９２に接続されている。
【０００３】
第１制御バス９４は、ＣＰＵ９１からＬＣＤドライバ９２へのデータ又はコマンドの送信を制御するライト信号ＸＷＲ、及びＬＣＤドライバ９２からのデータの受信を制御するリード信号ＸＲＤを伝送する。
第２制御バス９５は、ＣＰＵ９１がデータ又はコマンドの送受信先としてＬＣＤドライバ９２を選択することを示すチップセレクト信号ＸＣＳ、及びＣＰＵ９１とＬＣＤドライバ９２との間で送受信されるデータが画像データであるかコマンドであるかを示すデータ／コマンド切換信号Ｄ／ＸＣを伝送する。
データバス９６は、８ビット幅のデータ又はコマンドを伝送する。
【０００４】
図８に示すＬＣＤ駆動回路９０において、ＣＰＵ９１が、ＬＣＤドライバ９２に対してライトコマンドを送信した後、１画面分の画像データをＬＣＤドライバ９２に送信すると、ＬＣＤドライバ９２が、受信した画像データをＶＲＡＭ９３に格納し、該画像データに基づいてＬＣＤパネルを駆動することにより、ＬＣＤパネルに画像が表示される。
【０００５】
【発明が解決しようとする課題】
ＬＣＤドライバ９２は高耐圧デバイスであり、ＣＰＵ９１とＬＣＤドライバ９２は製造プロセスが異なるので、ＣＰＵ９１とＬＣＤドライバ９２は別チップで構成されており、ＣＰＵ９１とＬＣＤドライバ９２の間のデータ転送速度は非常に低速であった。また、ＬＣＤドライバ９２のピン数は極力少なくする必要があり、ＬＣＤドライバ９２のデータ入出力用のピン数が抑えられているので、データバス９６の幅は、一般に、８ビット幅又は１６ビット幅程度と狭くなっている。そのため、ＣＰＵ９１がＬＣＤドライバ９２に１画面分の画像データを送信するには、多大なアクセスタイムが必要であった。
その結果、１５ＦＰＳ（フレーム毎秒）の動画像を表示する場合などにおいては、図９のタイミングチャートに示すように、ＣＰＵ９１からＬＣＤドライバ９２への画像データ送信に多大の時間が必要となり、ＣＰＵ９１が他のプログラム（例えば、動画像に伴う音声の処理プログラム等）を実行する時間が少なくなってしまい、パフォーマンスが低下してしまうという問題があった。
【０００６】
このようなＣＰＵの画像データ送信時間を短縮するために、図１０に示すように、ＬＣＤ駆動回路において、ＤＭＡコントローラを用いることも考えられる。図１０において、ＬＣＤ駆動回路１００は、ＣＰＵ１０１と、ＤＭＡコントローラ１０２と、ＲＡＭ１０３と、ＶＲＡＭ１０５を含むＬＣＤドライバ１０４とを具備している。
ＣＰＵ１０１は、３２ビット幅のデータバス１０８を介してＲＡＭ１０３に接続されており、アドレスバス１１０を介してＤＭＡコントローラ１０２及びＲＡＭ１０３に接続されている。
【０００７】
ＤＭＡコントローラ１０２は、ライト信号線１０６及び制御バス１０７を介してＬＣＤドライバ１０４に接続されており、リード信号線１０９を介してＲＡＭ１０３に接続されている。
ＬＣＤドライバ１０４は、データバス１０８に含まれる３２本の信号線の内の８本の信号線を介してＲＡＭ１０３に接続されている。
【０００８】
ライト信号線１０６は、ＲＡＭ１０３からＬＣＤドライバ１０４へのＤＭＡ転送を制御するライト信号ＸＷＲを伝送する。
制御バス１０７は、ＤＭＡコントローラ１０２がデータ又はコマンドの送受信先としてＬＣＤドライバ１０４を選択することを示すチップセレクト信号ＸＣＳ、及びＲＡＭ１０３からＬＣＤドライバ１０４にＤＭＡ転送されるデータが画像データであるかコマンドであるかを示すデータ／コマンド切換信号Ｄ／ＸＣを伝送する。
リード信号線１０９は、ＲＡＭ１０３からのデータの読み出しを制御するリード信号ＸＲＤを伝送する
【０００９】
図１０に示すＬＣＤ駆動回路１００において、ＣＰＵ１０１からＲＡＭ１０３への画像データの送信が終了すると、ＤＭＡコントローラ１０２が、ＲＡＭ１０３にリード信号を送信するとともにＬＣＤドライバ１０４にライト信号を送信し、ＲＡＭ１０３からＬＣＤドライバ１０４への画像データのＤＭＡ転送を行う。ＬＣＤドライバ１０４は、受信した画像データをＶＲＡＭ１０５に格納し、該画像データに基づいてＬＣＤパネルを駆動することにより、ＬＣＤパネルに画像が表示される。
【００１０】
このように、ＤＭＡコントローラ１０２を用いることにより、ＣＰＵ１０１は画像データをＲＡＭ１０３に送信するだけで済むため、ＣＰＵ１０１の画像データ送信時間を短縮することが出来る。しかしながら、ＲＡＭ１０３からＬＣＤドライバ１０４へのＤＭＡ転送が行われている間は、ＣＰＵ１０１がバスを使用できないという問題があった。特に、ＬＣＤドライバ１０４のデータ受信速度が低速であるとともにバス幅が狭いため、ＣＰＵ１０１がバスを使用することができない時間が長時間となっていた。
【００１１】
そこで、上記の点に鑑み、本発明は、ＣＰＵのデータ送信時間を短縮するとともに、ＣＰＵがバスを使用できない時間を短くすることができるデータ転送回路を提供することを第１の目的とする。さらに、本発明は、そのようなデータ転送回路を含む半導体装置を提供することを第２の目的とする。また、本発明は、そのような半導体装置を有する携帯装置を提供することを第３の目的とする。
【００１２】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係るデータ転送回路は、第１のバスに接続するための第１のバスインタフェース部と、第１のバスインタフェース部によって受信されたデータを格納するデータ格納部と、第１のバスインタフェース部によって受信された選択データを格納する選択データ格納部と、第２のバスに接続するための第２のバスインタフェース部と、第１のバスを介してデータ及び選択データを受信するように第１のバスインタフェース部を制御し、第１のバスインタフェース部によって受信されたデータを格納するようにデータ格納部を制御し、データ格納部に格納されたデータを前記第２のバスを介して送信するように前記第２のバスインタフェース部を制御し、選択データ格納部に格納された選択データを第２のバスを介して送信するように第２のバスインタフェース部を制御する制御部と、選択データ格納部に格納されている選択データを第２のバスを介して受信し、該選択データが所定の第１の値である場合には、データ格納部に格納され第２のバスを介して供給されるデータを選択して第３のバスに出力し、該選択データが所定の第２の値である場合には、第１のバスを介して供給されるデータを選択して第３のバスに出力する選択回路とを具備する。
【００１３】
ここで、第１のバスがＣＰＵ及びＲＡＭに接続され、第３のバスがＬＣＤドライバに接続されたときに、選択回路が、選択データ格納部に格納されている選択データが所定の第１の値である場合には、ＣＰＵがＲＡＭに送信しＲＡＭから第１のバス及び第１のインタフェース部を介してデータ格納部に格納されて第２のバスに供給される１フレーム分の画像データを選択して、第３のバスを介してＬＣＤドライバに送信し、該選択データが所定の第２の値である場合には、ＣＰＵから第１のバスに供給される１フレームの内の一部分の画像データを選択して、第３のバスを介してＬＣＤドライバに送信することとしても良い。また、ＬＣＤドライバへの画像データの送信時に、選択回路が、選択データ格納部に格納されている選択データが所定の第１の値である場合には、制御部から第２のバスに供給され、画像データの送信を開始することを示すライトコマンドを第３のバスを介してＬＣＤドライバに送信し、該選択データが所定の第２の値である場合には、ＣＰＵから第１のバスに供給されるライトコマンドを第３のバスを介してＬＣＤドライバに送信することとしても良い。さらに、ライトコマンドの内容を、ＣＰＵからの指示に応じて変更することとしても良い。
【００１４】
また、ＲＡＭから受信した画像データをＬＣＤドライバに送信した後に、ＲＡＭに格納された画像データの変更を監視し、画像データが変更されていない場合に、画像データの受信及び送信を終了することとしても良い。また、ＣＰＵからＲＡＭへの画像データの送信を監視し、ＣＰＵからＲＡＭへの画像データの送信が終了した場合に、ＣＰＵがＲＡＭに送信した画像データをＲＡＭから受信し、受信した画像データをＬＣＤドライバに送信することとしても良い。また、所定の時間間隔毎に、ＲＡＭから画像データを受信し、受信した画像データをＬＣＤドライバに送信することとしても良い。
【００１５】
また、データ格納部に格納された画像データに所定の変換を行うテーブルを格納するテーブル格納部を更に具備することとしても良いし、テーブル格納部が、データ格納部に格納された画像データをＬＣＤドライバが駆動するＬＣＤパネルの特性に合わせて変換するテーブルを格納することとしても良い。また、画像データが、Ｒ（赤）データ、Ｇ（緑）データ、及び、Ｂ（青）データを含み、データ格納部に格納された画像データをＲデータ、Ｇデータ、及び、Ｂデータに分けてＬＣＤドライバに送信することとしても良い。
【００１６】
また、第４のバスに接続するための第３のインタフェース部を更に具備し、第４のバスを介して受信した画像データをデータ格納部に格納し、格納された画像データをＬＣＤドライバに送信することとしても良い。また、第４のバスが、ディジタルカメラ又はＭＰＥＧ４デコーダに接続するためのものであっても良い。
【００１７】
また、本発明に係る半導体装置は、画像データを生成するＣＰＵと、ＣＰＵが生成した画像データを格納するＲＡＭと、第１のバスを介してＣＰＵ及びＲＡＭと接続された上記のデータ転送回路とを具備する。
【００１９】
また、本発明に係る携帯装置は、上記の半導体装置を具備する。
【００２０】
ここで、上記の携帯装置が、携帯電話装置又はＰＤＡ（携帯情報端末）であることとしても良い。
【００２１】
本発明によれば、ＣＰＵのデータ送信時間を短縮するとともに、ＣＰＵがバスを使用できない時間を短くすることができる。
【００２２】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る携帯装置の概要を示す図である。本実施形態は、本発明を携帯電話装置に適用したものである。なお、本発明をＰＤＡ（携帯情報端末）などの他の装置に適用することもできる。
図１に示すように、携帯電話装置１は、アンテナ２と、受信部３と、送信部４と、ベースバンド処理部５と、音声処理部６と、スピーカ７と、マイク８と、入力部９と、ＬＣＤパネル１０と、表示及び入力制御部１１とを具備している。
【００２３】
受信部３は、アンテナ２を介して携帯電話用周波数帯の電波を受信する。また、送信部４は、アンテナ２を介して携帯電話用周波数帯の電波を送信する。
ベースバンド処理部５は、受信部２から携帯電話用周波数帯の信号を受け取ってベースバンド処理を施し、音声データを音声処理部６に送り、画像データ、文字データ、制御データ等を表示及び入力制御部１１に送る。また、ベースバンド処理部５は、音声処理部６から音声データを、表示及び入力制御部１１から文字データ、制御データ等を受け取り、携帯電話用周波数帯の信号に変換して送信部４に送る。
【００２４】
音声処理部６は、ベースバンド処理部５から受け取った音声データを音声信号に変換し、スピーカ７に音声を出力させる。また、音声処理部６は、マイク７から受け取った音声信号を音声データに変換し、ベースバンド処理部５に送る。
入力部９は、ユーザがデータ等を入力するための数字キー等である。
ＬＣＤパネル１０は、画像、文字等を表示する。
表示及び入力制御部１１は、入力部９から受け取った入力データ等に従い、ベースバンド処理部５及び音声処理部６を制御する。また、表示及び入力制御部１１は、ベースバンド処理部５から画像、文字等のデータを受け取り、ＬＣＤパネル１０に画像、文字等を表示させる。
【００２５】
図２は、図１の表示及び入力制御部１１の構成を示す図である。図２に示すように、表示及び入力制御部１１は、本発明の第１の実施形態に係る半導体装置２０と、ＶＲＡＭ３１を有するＬＣＤドライバ３０とを含んでいる。半導体装置２０は、ライト信号線３２、制御バス３３、及び、８ビット幅のデータバス３４を介してＬＣＤドライバ３０に接続されている。
【００２６】
ライト信号線３２は、半導体装置２０がデータ又はコマンドの送信を開始することを示す信号であるライト信号ＸＷＲを伝送する。制御バス３３は、半導体装置２０がデータ又はコマンドの送受信先としてＬＣＤドライバ３０を選択することを示すチップセレクト信号ＸＣＳ、及び半導体装置２０がデータとコマンドのいずれを送信するかを示すデータ／コマンド切換信号Ｄ／ＸＣを伝送する。データ／コマンド切換信号Ｄ／ＸＣは、ハイレベルの場合には半導体装置２０がデータを送信することを示し、ローレベルの場合には半導体装置２０がコマンドを送信することを示す。
データバス３４は、８ビット幅のデータ又はコマンドを伝送する。なお、ＬＣＤドライバ３０のデータ送受信速度が半導体装置２０内部のデータ送受信速度より低いため、データバス３４のデータ伝送速度は、半導体装置２０内部のデータ伝送速度よりも低速である。
【００２７】
半導体装置２０は、ライト信号線３２、制御バス３３、及び、データバス３４を介して、各種のコマンドや画像データをＬＣＤドライバ３０に送信する。
ＬＣＤドライバ３０は、ライトコマンドを受信すると、その後、データバス３４を介して画像データを受信し、該画像データをＶＲＡＭ３１に格納し、該画像データに基づいてＬＣＤパネル１０を駆動する。また、ＬＣＤドライバ３０は、その他のコマンドを受信すると、該コマンドに応じた処理を行う。
なお、一般に、ＬＣＤドライバ３０はアドレス端子を有しておらず、半導体装置２０とＬＣＤドライバ３０とを接続するアドレスバスは形成されていない。そのため、例えば、画像データを格納するＶＲＡＭ３１内のアドレス等は、ライトコマンド等によって指定される。
【００２８】
図２に示すように、半導体装置２０は、ＣＰＵ２１と、ＲＡＭ２２と、ＬＣＤコントローラ２３とを有している。ＣＰＵ２１は、バス使用要求信号線２４、バス使用許可信号線２５、制御バス２６、アドレスバス２７、及び、３２ビット幅のデータバス２８を介してＬＣＤコントローラ２３に接続されている。また、ＲＡＭ２２は、制御バス２６、アドレスバス２７、及び、データバス２８を介して、ＣＰＵ２１及びＬＣＤコントローラ２３に接続されている。
バス使用要求信号線２４は、ＬＣＤコントローラ２３が制御バス２６、アドレスバス２７、及び、データバス２８を使用することを要求するバス使用要求信号を伝送する。また、バス使用許可信号線２５は、ＣＰＵ２１がＬＣＤコントローラ２３に制御バス２６、アドレスバス２７、及び、データバス２８の使用を許可することを示すバス使用許可信号を伝送する。
【００２９】
制御バス２６は、その他の制御信号を伝送し、アドレスバス２７は、アドレス信号を伝送する。
データバス２８は、３２ビット幅のデータを伝送する。なお、データバス２８のデータ伝送速度は、データバス３４のデータ伝送速度よりも高速である。
ＣＰＵ２１は、入力部９から受け取った入力データ等に従い、ベースバンド処理部５及び音声処理部６を制御する。また、ＣＰＵ２１は、ベースバンド処理部５から画像、文字等のデータを受け取り、ＲＡＭ２２に画像データ等を送信する。
ＬＣＤコントローラ２３は、ＲＡＭ２２に格納された画像データを読み出し、ＬＣＤドライバ３０に送信する。
【００３０】
図３は、本発明の第１の実施形態に係るデータ転送回路として、図２のＬＣＤコントローラ２３の内部構成を示す図である。図３に示すように、ＬＣＤコントローラ２３は、第１〜第３バスインタフェース部４１〜４３と、制御部４４と、ＦＩＦＯバッファ４５とを有している。
第１バスインタフェース部４１は、バス使用要求信号線２４及びバス使用許可信号線２５を介してＣＰＵ２１に接続されており、また、制御バス２６、アドレスバス２７、及び、データバス２８を介してＣＰＵ２１及びＲＡＭ２２に接続されている。
【００３１】
第２バスインタフェース部４２は、ライト信号線３２、制御バス３３、及び、データバス３４を介してＬＣＤドライバ３０に接続されている。
第３バスインタフェース部４３は、ディジタルカメラ（ディジタルスチルカメラ、ディジタルビデオカメラを含む）又はＭＰＥＧ４デコーダに接続されている。
ＦＩＦＯバッファ４５は、所定の記憶容量を有しており、第１又は第３インタフェース部４１、４３を介してＲＡＭ２２、ディジタルカメラ、又は、ＭＰＥＧ４デコーダから画像データを受信して格納し、格納した画像データを第２バスインタフェース４２を介してＬＣＤドライバ３０に送信する。
【００３２】
制御部４４は、ＲＡＭ２２からの画像データの受信を第１バスインタフェース部４１に指示し、ディジタルカメラ等からの画像データの受信を第３バスインタフェース部４３に指示し、第１バスインタフェース部４１又は第３バスインタフェース部４３によって受信された画像データの格納をＦＩＦＯバッファ４５に指示し、ＦＩＦＯバッファ４５に格納された画像データのＬＣＤドライバ３０への送信を第２バスインタフェース部４２に指示する。
【００３３】
図４は、表示及び入出力制御部１１の画像データ送信タイミングを示す図である。以下、表示及び入出力制御部１１の画像データ送信動作について、図４を参照しながら説明する。
図４に示すように、ＣＰＵ２１は、時刻ｔ0において、画像処理プログラム等のプログラムを実行しており、時刻ｔ1において、プログラムの実行を終了する。そして、ＣＰＵ２１は、時刻ｔ2〜ｔ3において、プログラム実行により得られた１画面分の画像データをＲＡＭ２２に送信し、ＲＡＭ２２は、ＣＰＵ２１から画像データを受信して格納する。その後、ＣＰＵ２１は、時刻ｔ4において、次のプログラム（例えば、画像に伴う音声の処理プログラム等）の実行を開始する。
なお、ＣＰＵ２１が、１画面分の画像データをＲＡＭ２２に送信するのではなく、ＲＡＭ２２に格納されている画像データを変更することとしても良い。
【００３４】
一方、ＬＣＤコントローラ２３の制御部４４は、第１バスインタフェース部４１を介して制御バス２６及びアドレスバス２７を監視しており、時刻ｔ2〜ｔ3においてＣＰＵ２１からＲＡＭ２２に画像データが送信されたことを検出する。時刻ｔ3においてＣＰＵ２１からＲＡＭ２２への画像データの送信が終了すると、ＬＣＤコントローラ２３の制御部４４は、時刻ｔ4において、第１バスインタフェース部４１及びバス使用要求信号線２４を介して、バス使用要求信号をＣＰＵ２１に送信する。そして、ＬＣＤコントローラ２３の制御部４４は、バス使用許可信号線２５及び第１バスインタフェース部４１を介して、バス使用許可信号をＣＰＵ２１から受信すると、時刻ｔ4〜ｔ5において、制御バス２６、アドレスバス２７、及び、データバス２８を介して、ＲＡＭ２２から１画面分の画像データを受信するように第１バスインタフェース部４１に指示し、受信した画像データをＦＩＦＯバッファ４５に格納させる。
【００３５】
次に、ＬＣＤコントローラ２３の制御部４４は、時刻ｔ5において画像データの受信を終了すると、制御バス２６、アドレスバス２７、及び、データバス２８を解放する。そして、ＬＣＤコントローラ２３の制御部４４は、時刻ｔ6において、ライト信号線３２、制御バス３３、及び、データバス３４を介してＬＣＤドライバ３０にライトコマンドを送信するように第２バスインタフェース部４２に指示し、その後、ＦＩＦＯバッファ４５に格納された画像データをＬＣＤドライバ３０に送信するように第２バスインタフェース部４２に指示する。ＬＣＤドライバ３０は、受信した画像データをＶＲＡＭ３１に格納し、時刻ｔ8以降において、ＶＲＡＭ３１に格納された画像データに基づいてＬＣＤパネル１１を駆動する。
【００３６】
このように、ＬＣＤコントローラ２３が、ＲＡＭ２２から画像データを受信し、受信した画像データをＦＩＦＯバッファ４５に格納し、ＦＩＦＯバッファ４５に格納された画像データをＬＣＤドライバ３０に送信することにより、ＣＰＵ２１の画像データ送信時間を短縮し、ＣＰＵ２１のプログラム実行時間を長くすることができる。そのため、ＣＰＵ２１が、画像に伴う音声の処理プログラム等を実行することが可能となる。
また、ＬＣＤコントローラ２３が、ＲＡＭ２２から画像データを読み取ってＦＩＦＯバッファ４５に格納した後に制御バス２６、アドレスバス２７、及び、データバス２８を開放し、その後ライト信号線３２、制御バス３３、及び、データバス３４を介してＦＩＦＯバッファに格納された画像データをＬＣＤドライバ３０に送信するので、ＣＰＵ２１が制御バス２６、アドレスバス２７、及び、データバス２８を使用することができない時間を短くすることができる。
【００３７】
なお、本実施形態においては、ＬＣＤコントローラ２３が、制御バス２６及びアドレスバス２７を監視し、ＣＰＵ２１からＲＡＭ２２に画像データが送信されたことを検出した場合に、ＲＡＭ２２から画像データを読み出してＬＣＤドライバ３０に送信することとしているが、所定の時間間隔（例えば、１／１５秒）毎にＲＡＭ２２から画像データを読み出してＬＣＤドライバ３０に送信することとしても良い。
【００３８】
また、ＬＣＤコントローラ２３が、ＬＣＤドライバ３０に送信するライトコマンドの内容（例えば、画像データを格納するＶＲＡＭ３１内の開始アドレス等）を、ＣＰＵ２１からの指示に応じて変更できることとしても良い。
さらに、ＲＡＭ２２からＬＣＤドライバ３０への１画面分の画像データの転送が終了した後、ＲＡＭ２２に格納された画像データが変更されていない場合には、ＬＣＤコントローラ２３が、画像データの転送を終了することとしても良い。
【００３９】
また、ＬＣＤコントローラ２３が、ＲＡＭ２２に格納された画像データではなく、ディジタルカメラ又はＭＰＥＧ４デコーダから受信した画像データをＬＣＤドライバ３０に転送することとしても良い。
また、ＲＡＭ２２に格納されている画像データが、Ｒ（赤）、Ｇ（緑）、及び、Ｂ（青）の３つのデータを含む場合に、ＬＣＤコントローラ２３が、Ｒデータの転送、Ｇデータの転送、及び、Ｂデータの転送の３回に分けて画像データの転送を行うこととしても良い。
【００４０】
次に、本発明の第２の実施形態に係るデータ転送回路として、別のＬＣＤコントローラについて説明する。図５は、このＬＣＤコントローラの内部構成を示す図である。図５に示すように、ＬＣＤコントローラ５０は、第１〜第３バスインタフェース部４１〜４３と、制御部４４と、ＦＩＦＯバッファ４５と、ルックアップテーブル格納部４６とを有している。
ルックアップテーブル格納部４６は、画像データに所定の変換（例えば、画像データをＬＣＤパネル１０の画像表示特性に合わせるための変換等）を行うためのルックアップテーブルを格納しており、ＦＩＦＯバッファ４５に格納されている画像データを変換し、第２バスインタフェース部４２を介してＬＣＤドライバ３０に送信する。
【００４１】
このように、ＬＣＤコントローラ５０が、ルックアップテーブル格納部４６を有することにより、ＲＡＭ２２から受信した画像データを変換してＬＣＤドライバ３０に送信することができる。
【００４２】
次に、本発明の第２の実施形態に係る半導体装置について説明する。図６は、本発明の第２の実施形態に係る半導体装置を含む表示及び入力制御部の構成を示す図である。図６に示すように、表示及び入力制御部６０は、半導体装置６１と、ＬＣＤドライバ３０とを含んでいる。また、半導体装置６１は、ＣＰＵ２１と、ＲＡＭ２２と、ＬＣＤコントローラ７０と、マルチプレクサ８０とを有している。
【００４３】
ＣＰＵ２１は、バス使用要求信号線２４、バス使用許可信号線２５、制御バス２６、アドレスバス２７、及び、データバス２８を介してＬＣＤコントローラ７０に接続されており、ＲＡＭ２２は、制御バス２６、アドレスバス２７、及び、データバス２８を介して、ＣＰＵ２１及びＬＣＤコントローラ７０に接続されている。
ＬＣＤコントローラ７０は、ライト信号線８１、制御バス８２、８ビット幅のデータバス８３、及び、選択信号線８４を介してマルチプレクサ８０に接続されている。
【００４４】
ライト信号線８１は、半導体装置６１からＬＣＤドライバ３０へのデータ又はコマンドの送信の開始を示す信号であるライト信号ＸＷＲを伝送する。制御バス８２は、半導体装置６１がデータ又はコマンドの送受信先としてＬＣＤドライバ３０を選択することを示すチップセレクト信号ＸＣＳ、及び半導体装置６１がデータとコマンドのいずれを送信するかを示すデータ／コマンド切換信号Ｄ／ＸＣを伝送する。データ／コマンド切換信号Ｄ／ＸＣは、ハイレベルの場合には半導体装置６１がデータを送信することを示し、ローレベルの場合には半導体装置６１がコマンドを送信することを示す。
データバス８３は、８ビット幅のデータ又はコマンドを伝送する。
マルチプレクサ８０は、制御バス２６、アドレスバス２７、及び、データバス２８に含まれる３２本の信号線の内の８本の信号線を介してＣＰＵ２１に接続されている。
【００４５】
図７は、本発明の第３の実施形態に係るデータ転送回路として、図６のＬＣＤコントローラ７０の内部構成を示す図である。図７に示すように、ＬＣＤコントローラ７０は、第１〜第３バスインタフェース部４１〜４３と、制御部４４と、ＦＩＦＯバッファ４５と、レジスタ７１とを有している。
レジスタ７１は、第１バスインタフェース部４１を介してＣＰＵ２１から１ビット幅のデータを受信して格納し、格納されているデータを第２バスインタフェース部４２及び選択信号線８４を介してマルチプレクサ８０に送信する。
【００４６】
マルチプレクサ８０は、選択信号線８４からローレベルの信号を受信している場合には、ライト信号線８１、制御バス８２、及び、データバス８３を選択し、ライト信号線８１、制御バス８２、及び、データバス８３から受信した信号をライト信号線３２、制御バス３３、及び、データバス３４を介してＬＣＤドライバ３０に送信する。一方、選択信号線８４からハイレベルの信号を受信している場合には、マルチプレクサ８０は、制御バス２６、アドレスバス２７、及び、データバス２８を選択し、制御バス２６、アドレスバス２７、及び、データバス２８から受信した信号をライト信号線３２、制御バス３３、及び、データバス３４を介してＬＣＤドライバ３０に送信する。
【００４７】
次に、半導体装置６１の動作について説明する。
まず、ＣＰＵ２１が、ＬＣＤコントローラ７０内のレジスタ７１にローレベルのデータを送信する場合について説明する。
ＣＰＵ２１は、レジスタ７１にローレベルのデータを送信した後、１画面分の画像データをＲＡＭ２２に送信する。マルチプレクサ８０は、レジスタ７１に格納されているローレベルの信号を受信すると、ライト信号線８１、制御バス８２、及び、データバス８３を選択する。
【００４８】
次に、ＬＣＤコントローラ７０が、ＲＡＭ２２に格納されている画像データを読み取り、ＦＩＦＯバッファ４５に格納する。さらに、ＬＣＤコントローラ７０は、ライト信号線８１、制御バス８２、及び、データバス８３を用いて、ＦＩＦＯバッファ４５に格納された画像データをマルチプレクサ８０に送信する。
マルチプレクサ８０は、ライト信号線８１、制御バス８２、及び、データバス８３を選択しているため、ライト信号線８１、制御バス８２、及び、データバス８３から受信した信号をライト信号線３２、制御バス３３、及び、データバス３４を介してＬＣＤドライバ３０に送信する。
【００４９】
次に、ＣＰＵ２１が、ＬＣＤコントローラ７０内のレジスタ７１にハイレベルのデータを送信する場合について説明する。
まず、ＣＰＵ２１が、レジスタ７１にハイレベルのデータを送信する。マルチプレクサ８０は、レジスタ７１に格納されているハイレベルの信号を選択信号線８４を介して受信すると、制御バス２６、アドレスバス２７、及び、データバス２８を選択する。
次に、ＣＰＵ２１が、制御バス２６、アドレスバス２７、及び、データバス２８を介して、ライトコマンドをマルチプレクサ８０に送信し、その後、画像データを送信する。マルチプレクサ８０は、制御バス２６、アドレスバス２７、及び、データバス２８から受信した信号をライト信号線３２、制御バス３３、及び、データバス３４を介してＬＣＤドライバ３０に送信する。
【００５０】
このように、レジスタ７１にローレベルのデータが格納されている場合には、ＬＣＤコントローラ７０が、ＲＡＭ２２から画像データを読み取ってＬＣＤドライバ３０に送信することができ、レジスタ７１にハイレベルのデータが格納されている場合には、ＣＰＵ２１が、ＬＣＤドライバ３０に画像データを送信することができる。
従って、例えば、ＶＲＡＭ３１に格納されている画像データの全部又は大部分を変更する場合（静止画像の全部又は大部分を変更する場合、動画像を表示する場合等）には、レジスタ７１にローレベルのデータを格納させることにより、ＣＰＵ２１の画像データ転送時間を短縮し、ＣＰＵ２１のプログラム実行時間を長くすることができる。
【００５１】
また、ＬＣＤドライバ３０内のＶＲＡＭ３１に格納されている画像データのわずかな部分を変更する場合（例えば、静止画像のわずかな部分を変更する場合等）には、レジスタ７１にハイレベルのデータを格納させることにより、ＲＡＭ２２に格納されている１画面分の画像データの全てをＬＣＤコントローラ７０により転送する必要をなくすことができ、システム全体の消費電力を低減することができる。
【００５２】
【発明の効果】
以上述べた様に、本発明によれば、ＣＰＵのデータ送信時間を短縮するとともに、ＣＰＵがバスを使用できない時間を短くすることができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態に係る携帯装置の概要を示す図である。
【図２】 本発明の第１の実施形態に係る半導体装置を含む図１の表示及び入力制御部の構成を示す図である。
【図３】 本発明の第１の実施形態に係るデータ転送回路として、図２のＬＣＤコントローラの構成を示す図である。
【図４】 図１の表示及び入力処理部の動作タイミングを示すタイミングチャートである。
【図５】 本発明の第２の実施形態に係るデータ転送回路として、別のＬＣＤコントローラの構成を示す図である。
【図６】 本発明の第２の実施形態に係る半導体装置を含む表示及び入力制御部の構成を示す図である。
【図７】 本発明の第３の実施形態に係るデータ転送回路として、図６のＬＣＤコントローラの構成を示す図である。
【図８】 従来のＬＣＤ駆動回路の構成を示す図である。
【図９】 従来のＬＣＤ駆動回路の動作タイミングを示すタイミングチャートである。
【図１０】 従来のＬＣＤ駆動回路の構成を示す図である。
【符号の説明】
１ 携帯電話装置
２ アンテナ
３ 受信部
４ 送信部
５ ベースバンド処理部
６ 音声処理部
７ スピーカ
８ マイク
９ 入力部
１０ ＬＣＤパネル
１１、６０ 表示及び入力制御部
２０、６１ 半導体装置
２１、９１、１０１ ＣＰＵ
２２、１０３ ＲＡＭ
２３、５０、７０ ＬＣＤコントローラ
２４ バス使用要求信号線
２５ バス使用許可信号線
２６ 制御バス
２７ アドレスバス
２８ データバス
３０、９２、１０４ ＬＣＤドライバ
３１、９３ ＶＲＡＭ
３２、８１ ライト信号線
３３、８２ 制御バス
３４、８３、９６ データバス
４１ 第１バスインタフェース部
４２ 第２バスインタフェース部
４３ 第３バスインタフェース部
４４ 制御部
４５ ＦＩＦＯバッファ
４６ ルックアップテーブル格納部
７１ レジスタ
８０ マルチプレクサ
８４ 選択信号線
９０、１００ ＬＣＤ駆動回路
９４ 第１制御バス
９５ 第２制御バス
１０３ ＤＭＡコントローラ
【発明の属する技術分野】
本発明は、ＣＰＵのデータ送信時間を短縮することができるデータ転送回路に関する。さらに、本発明は、そのようなデータ転送回路を含む半導体装置、及びそのような半導体装置を有する携帯装置に関する。
【０００２】
【従来の技術】
近年、携帯電話装置、ＰＤＡ（携帯情報端末）等において、画像を表示するためにＬＣＤパネルが用いられており、このようなＬＣＤパネルに画像を表示させるためのＬＣＤ駆動回路が用いられている。図８は、このような従来のＬＣＤ駆動回路の例を示す図である。図８において、ＬＣＤ駆動回路９０は、ＣＰＵ９１と、ＶＲＡＭ９３を含むＬＣＤドライバ９２とを具備している。ＣＰＵ９１は、第１制御バス９４、第２制御バス９５、及び、データバス９６を介してＬＣＤドライバ９２に接続されている。
【０００３】
第１制御バス９４は、ＣＰＵ９１からＬＣＤドライバ９２へのデータ又はコマンドの送信を制御するライト信号ＸＷＲ、及びＬＣＤドライバ９２からのデータの受信を制御するリード信号ＸＲＤを伝送する。
第２制御バス９５は、ＣＰＵ９１がデータ又はコマンドの送受信先としてＬＣＤドライバ９２を選択することを示すチップセレクト信号ＸＣＳ、及びＣＰＵ９１とＬＣＤドライバ９２との間で送受信されるデータが画像データであるかコマンドであるかを示すデータ／コマンド切換信号Ｄ／ＸＣを伝送する。
データバス９６は、８ビット幅のデータ又はコマンドを伝送する。
【０００４】
図８に示すＬＣＤ駆動回路９０において、ＣＰＵ９１が、ＬＣＤドライバ９２に対してライトコマンドを送信した後、１画面分の画像データをＬＣＤドライバ９２に送信すると、ＬＣＤドライバ９２が、受信した画像データをＶＲＡＭ９３に格納し、該画像データに基づいてＬＣＤパネルを駆動することにより、ＬＣＤパネルに画像が表示される。
【０００５】
【発明が解決しようとする課題】
ＬＣＤドライバ９２は高耐圧デバイスであり、ＣＰＵ９１とＬＣＤドライバ９２は製造プロセスが異なるので、ＣＰＵ９１とＬＣＤドライバ９２は別チップで構成されており、ＣＰＵ９１とＬＣＤドライバ９２の間のデータ転送速度は非常に低速であった。また、ＬＣＤドライバ９２のピン数は極力少なくする必要があり、ＬＣＤドライバ９２のデータ入出力用のピン数が抑えられているので、データバス９６の幅は、一般に、８ビット幅又は１６ビット幅程度と狭くなっている。そのため、ＣＰＵ９１がＬＣＤドライバ９２に１画面分の画像データを送信するには、多大なアクセスタイムが必要であった。
その結果、１５ＦＰＳ（フレーム毎秒）の動画像を表示する場合などにおいては、図９のタイミングチャートに示すように、ＣＰＵ９１からＬＣＤドライバ９２への画像データ送信に多大の時間が必要となり、ＣＰＵ９１が他のプログラム（例えば、動画像に伴う音声の処理プログラム等）を実行する時間が少なくなってしまい、パフォーマンスが低下してしまうという問題があった。
【０００６】
このようなＣＰＵの画像データ送信時間を短縮するために、図１０に示すように、ＬＣＤ駆動回路において、ＤＭＡコントローラを用いることも考えられる。図１０において、ＬＣＤ駆動回路１００は、ＣＰＵ１０１と、ＤＭＡコントローラ１０２と、ＲＡＭ１０３と、ＶＲＡＭ１０５を含むＬＣＤドライバ１０４とを具備している。
ＣＰＵ１０１は、３２ビット幅のデータバス１０８を介してＲＡＭ１０３に接続されており、アドレスバス１１０を介してＤＭＡコントローラ１０２及びＲＡＭ１０３に接続されている。
【０００７】
ＤＭＡコントローラ１０２は、ライト信号線１０６及び制御バス１０７を介してＬＣＤドライバ１０４に接続されており、リード信号線１０９を介してＲＡＭ１０３に接続されている。
ＬＣＤドライバ１０４は、データバス１０８に含まれる３２本の信号線の内の８本の信号線を介してＲＡＭ１０３に接続されている。
【０００８】
ライト信号線１０６は、ＲＡＭ１０３からＬＣＤドライバ１０４へのＤＭＡ転送を制御するライト信号ＸＷＲを伝送する。
制御バス１０７は、ＤＭＡコントローラ１０２がデータ又はコマンドの送受信先としてＬＣＤドライバ１０４を選択することを示すチップセレクト信号ＸＣＳ、及びＲＡＭ１０３からＬＣＤドライバ１０４にＤＭＡ転送されるデータが画像データであるかコマンドであるかを示すデータ／コマンド切換信号Ｄ／ＸＣを伝送する。
リード信号線１０９は、ＲＡＭ１０３からのデータの読み出しを制御するリード信号ＸＲＤを伝送する
【０００９】
図１０に示すＬＣＤ駆動回路１００において、ＣＰＵ１０１からＲＡＭ１０３への画像データの送信が終了すると、ＤＭＡコントローラ１０２が、ＲＡＭ１０３にリード信号を送信するとともにＬＣＤドライバ１０４にライト信号を送信し、ＲＡＭ１０３からＬＣＤドライバ１０４への画像データのＤＭＡ転送を行う。ＬＣＤドライバ１０４は、受信した画像データをＶＲＡＭ１０５に格納し、該画像データに基づいてＬＣＤパネルを駆動することにより、ＬＣＤパネルに画像が表示される。
【００１０】
このように、ＤＭＡコントローラ１０２を用いることにより、ＣＰＵ１０１は画像データをＲＡＭ１０３に送信するだけで済むため、ＣＰＵ１０１の画像データ送信時間を短縮することが出来る。しかしながら、ＲＡＭ１０３からＬＣＤドライバ１０４へのＤＭＡ転送が行われている間は、ＣＰＵ１０１がバスを使用できないという問題があった。特に、ＬＣＤドライバ１０４のデータ受信速度が低速であるとともにバス幅が狭いため、ＣＰＵ１０１がバスを使用することができない時間が長時間となっていた。
【００１１】
そこで、上記の点に鑑み、本発明は、ＣＰＵのデータ送信時間を短縮するとともに、ＣＰＵがバスを使用できない時間を短くすることができるデータ転送回路を提供することを第１の目的とする。さらに、本発明は、そのようなデータ転送回路を含む半導体装置を提供することを第２の目的とする。また、本発明は、そのような半導体装置を有する携帯装置を提供することを第３の目的とする。
【００１２】
【課題を解決するための手段】
以上の課題を解決するため、本発明に係るデータ転送回路は、第１のバスに接続するための第１のバスインタフェース部と、第１のバスインタフェース部によって受信されたデータを格納するデータ格納部と、第１のバスインタフェース部によって受信された選択データを格納する選択データ格納部と、第２のバスに接続するための第２のバスインタフェース部と、第１のバスを介してデータ及び選択データを受信するように第１のバスインタフェース部を制御し、第１のバスインタフェース部によって受信されたデータを格納するようにデータ格納部を制御し、データ格納部に格納されたデータを前記第２のバスを介して送信するように前記第２のバスインタフェース部を制御し、選択データ格納部に格納された選択データを第２のバスを介して送信するように第２のバスインタフェース部を制御する制御部と、選択データ格納部に格納されている選択データを第２のバスを介して受信し、該選択データが所定の第１の値である場合には、データ格納部に格納され第２のバスを介して供給されるデータを選択して第３のバスに出力し、該選択データが所定の第２の値である場合には、第１のバスを介して供給されるデータを選択して第３のバスに出力する選択回路とを具備する。
【００１３】
ここで、第１のバスがＣＰＵ及びＲＡＭに接続され、第３のバスがＬＣＤドライバに接続されたときに、選択回路が、選択データ格納部に格納されている選択データが所定の第１の値である場合には、ＣＰＵがＲＡＭに送信しＲＡＭから第１のバス及び第１のインタフェース部を介してデータ格納部に格納されて第２のバスに供給される１フレーム分の画像データを選択して、第３のバスを介してＬＣＤドライバに送信し、該選択データが所定の第２の値である場合には、ＣＰＵから第１のバスに供給される１フレームの内の一部分の画像データを選択して、第３のバスを介してＬＣＤドライバに送信することとしても良い。また、ＬＣＤドライバへの画像データの送信時に、選択回路が、選択データ格納部に格納されている選択データが所定の第１の値である場合には、制御部から第２のバスに供給され、画像データの送信を開始することを示すライトコマンドを第３のバスを介してＬＣＤドライバに送信し、該選択データが所定の第２の値である場合には、ＣＰＵから第１のバスに供給されるライトコマンドを第３のバスを介してＬＣＤドライバに送信することとしても良い。さらに、ライトコマンドの内容を、ＣＰＵからの指示に応じて変更することとしても良い。
【００１４】
また、ＲＡＭから受信した画像データをＬＣＤドライバに送信した後に、ＲＡＭに格納された画像データの変更を監視し、画像データが変更されていない場合に、画像データの受信及び送信を終了することとしても良い。また、ＣＰＵからＲＡＭへの画像データの送信を監視し、ＣＰＵからＲＡＭへの画像データの送信が終了した場合に、ＣＰＵがＲＡＭに送信した画像データをＲＡＭから受信し、受信した画像データをＬＣＤドライバに送信することとしても良い。また、所定の時間間隔毎に、ＲＡＭから画像データを受信し、受信した画像データをＬＣＤドライバに送信することとしても良い。
【００１５】
また、データ格納部に格納された画像データに所定の変換を行うテーブルを格納するテーブル格納部を更に具備することとしても良いし、テーブル格納部が、データ格納部に格納された画像データをＬＣＤドライバが駆動するＬＣＤパネルの特性に合わせて変換するテーブルを格納することとしても良い。また、画像データが、Ｒ（赤）データ、Ｇ（緑）データ、及び、Ｂ（青）データを含み、データ格納部に格納された画像データをＲデータ、Ｇデータ、及び、Ｂデータに分けてＬＣＤドライバに送信することとしても良い。
【００１６】
また、第４のバスに接続するための第３のインタフェース部を更に具備し、第４のバスを介して受信した画像データをデータ格納部に格納し、格納された画像データをＬＣＤドライバに送信することとしても良い。また、第４のバスが、ディジタルカメラ又はＭＰＥＧ４デコーダに接続するためのものであっても良い。
【００１７】
また、本発明に係る半導体装置は、画像データを生成するＣＰＵと、ＣＰＵが生成した画像データを格納するＲＡＭと、第１のバスを介してＣＰＵ及びＲＡＭと接続された上記のデータ転送回路とを具備する。
【００１９】
また、本発明に係る携帯装置は、上記の半導体装置を具備する。
【００２０】
ここで、上記の携帯装置が、携帯電話装置又はＰＤＡ（携帯情報端末）であることとしても良い。
【００２１】
本発明によれば、ＣＰＵのデータ送信時間を短縮するとともに、ＣＰＵがバスを使用できない時間を短くすることができる。
【００２２】
【発明の実施の形態】
以下、図面に基づいて本発明の実施の形態について説明する。なお、同一の構成要素には同一の参照番号を付して、説明を省略する。
図１は、本発明の一実施形態に係る携帯装置の概要を示す図である。本実施形態は、本発明を携帯電話装置に適用したものである。なお、本発明をＰＤＡ（携帯情報端末）などの他の装置に適用することもできる。
図１に示すように、携帯電話装置１は、アンテナ２と、受信部３と、送信部４と、ベースバンド処理部５と、音声処理部６と、スピーカ７と、マイク８と、入力部９と、ＬＣＤパネル１０と、表示及び入力制御部１１とを具備している。
【００２３】
受信部３は、アンテナ２を介して携帯電話用周波数帯の電波を受信する。また、送信部４は、アンテナ２を介して携帯電話用周波数帯の電波を送信する。
ベースバンド処理部５は、受信部２から携帯電話用周波数帯の信号を受け取ってベースバンド処理を施し、音声データを音声処理部６に送り、画像データ、文字データ、制御データ等を表示及び入力制御部１１に送る。また、ベースバンド処理部５は、音声処理部６から音声データを、表示及び入力制御部１１から文字データ、制御データ等を受け取り、携帯電話用周波数帯の信号に変換して送信部４に送る。
【００２４】
音声処理部６は、ベースバンド処理部５から受け取った音声データを音声信号に変換し、スピーカ７に音声を出力させる。また、音声処理部６は、マイク７から受け取った音声信号を音声データに変換し、ベースバンド処理部５に送る。
入力部９は、ユーザがデータ等を入力するための数字キー等である。
ＬＣＤパネル１０は、画像、文字等を表示する。
表示及び入力制御部１１は、入力部９から受け取った入力データ等に従い、ベースバンド処理部５及び音声処理部６を制御する。また、表示及び入力制御部１１は、ベースバンド処理部５から画像、文字等のデータを受け取り、ＬＣＤパネル１０に画像、文字等を表示させる。
【００２５】
図２は、図１の表示及び入力制御部１１の構成を示す図である。図２に示すように、表示及び入力制御部１１は、本発明の第１の実施形態に係る半導体装置２０と、ＶＲＡＭ３１を有するＬＣＤドライバ３０とを含んでいる。半導体装置２０は、ライト信号線３２、制御バス３３、及び、８ビット幅のデータバス３４を介してＬＣＤドライバ３０に接続されている。
【００２６】
ライト信号線３２は、半導体装置２０がデータ又はコマンドの送信を開始することを示す信号であるライト信号ＸＷＲを伝送する。制御バス３３は、半導体装置２０がデータ又はコマンドの送受信先としてＬＣＤドライバ３０を選択することを示すチップセレクト信号ＸＣＳ、及び半導体装置２０がデータとコマンドのいずれを送信するかを示すデータ／コマンド切換信号Ｄ／ＸＣを伝送する。データ／コマンド切換信号Ｄ／ＸＣは、ハイレベルの場合には半導体装置２０がデータを送信することを示し、ローレベルの場合には半導体装置２０がコマンドを送信することを示す。
データバス３４は、８ビット幅のデータ又はコマンドを伝送する。なお、ＬＣＤドライバ３０のデータ送受信速度が半導体装置２０内部のデータ送受信速度より低いため、データバス３４のデータ伝送速度は、半導体装置２０内部のデータ伝送速度よりも低速である。
【００２７】
半導体装置２０は、ライト信号線３２、制御バス３３、及び、データバス３４を介して、各種のコマンドや画像データをＬＣＤドライバ３０に送信する。
ＬＣＤドライバ３０は、ライトコマンドを受信すると、その後、データバス３４を介して画像データを受信し、該画像データをＶＲＡＭ３１に格納し、該画像データに基づいてＬＣＤパネル１０を駆動する。また、ＬＣＤドライバ３０は、その他のコマンドを受信すると、該コマンドに応じた処理を行う。
なお、一般に、ＬＣＤドライバ３０はアドレス端子を有しておらず、半導体装置２０とＬＣＤドライバ３０とを接続するアドレスバスは形成されていない。そのため、例えば、画像データを格納するＶＲＡＭ３１内のアドレス等は、ライトコマンド等によって指定される。
【００２８】
図２に示すように、半導体装置２０は、ＣＰＵ２１と、ＲＡＭ２２と、ＬＣＤコントローラ２３とを有している。ＣＰＵ２１は、バス使用要求信号線２４、バス使用許可信号線２５、制御バス２６、アドレスバス２７、及び、３２ビット幅のデータバス２８を介してＬＣＤコントローラ２３に接続されている。また、ＲＡＭ２２は、制御バス２６、アドレスバス２７、及び、データバス２８を介して、ＣＰＵ２１及びＬＣＤコントローラ２３に接続されている。
バス使用要求信号線２４は、ＬＣＤコントローラ２３が制御バス２６、アドレスバス２７、及び、データバス２８を使用することを要求するバス使用要求信号を伝送する。また、バス使用許可信号線２５は、ＣＰＵ２１がＬＣＤコントローラ２３に制御バス２６、アドレスバス２７、及び、データバス２８の使用を許可することを示すバス使用許可信号を伝送する。
【００２９】
制御バス２６は、その他の制御信号を伝送し、アドレスバス２７は、アドレス信号を伝送する。
データバス２８は、３２ビット幅のデータを伝送する。なお、データバス２８のデータ伝送速度は、データバス３４のデータ伝送速度よりも高速である。
ＣＰＵ２１は、入力部９から受け取った入力データ等に従い、ベースバンド処理部５及び音声処理部６を制御する。また、ＣＰＵ２１は、ベースバンド処理部５から画像、文字等のデータを受け取り、ＲＡＭ２２に画像データ等を送信する。
ＬＣＤコントローラ２３は、ＲＡＭ２２に格納された画像データを読み出し、ＬＣＤドライバ３０に送信する。
【００３０】
図３は、本発明の第１の実施形態に係るデータ転送回路として、図２のＬＣＤコントローラ２３の内部構成を示す図である。図３に示すように、ＬＣＤコントローラ２３は、第１〜第３バスインタフェース部４１〜４３と、制御部４４と、ＦＩＦＯバッファ４５とを有している。
第１バスインタフェース部４１は、バス使用要求信号線２４及びバス使用許可信号線２５を介してＣＰＵ２１に接続されており、また、制御バス２６、アドレスバス２７、及び、データバス２８を介してＣＰＵ２１及びＲＡＭ２２に接続されている。
【００３１】
第２バスインタフェース部４２は、ライト信号線３２、制御バス３３、及び、データバス３４を介してＬＣＤドライバ３０に接続されている。
第３バスインタフェース部４３は、ディジタルカメラ（ディジタルスチルカメラ、ディジタルビデオカメラを含む）又はＭＰＥＧ４デコーダに接続されている。
ＦＩＦＯバッファ４５は、所定の記憶容量を有しており、第１又は第３インタフェース部４１、４３を介してＲＡＭ２２、ディジタルカメラ、又は、ＭＰＥＧ４デコーダから画像データを受信して格納し、格納した画像データを第２バスインタフェース４２を介してＬＣＤドライバ３０に送信する。
【００３２】
制御部４４は、ＲＡＭ２２からの画像データの受信を第１バスインタフェース部４１に指示し、ディジタルカメラ等からの画像データの受信を第３バスインタフェース部４３に指示し、第１バスインタフェース部４１又は第３バスインタフェース部４３によって受信された画像データの格納をＦＩＦＯバッファ４５に指示し、ＦＩＦＯバッファ４５に格納された画像データのＬＣＤドライバ３０への送信を第２バスインタフェース部４２に指示する。
【００３３】
図４は、表示及び入出力制御部１１の画像データ送信タイミングを示す図である。以下、表示及び入出力制御部１１の画像データ送信動作について、図４を参照しながら説明する。
図４に示すように、ＣＰＵ２１は、時刻ｔ0において、画像処理プログラム等のプログラムを実行しており、時刻ｔ1において、プログラムの実行を終了する。そして、ＣＰＵ２１は、時刻ｔ2〜ｔ3において、プログラム実行により得られた１画面分の画像データをＲＡＭ２２に送信し、ＲＡＭ２２は、ＣＰＵ２１から画像データを受信して格納する。その後、ＣＰＵ２１は、時刻ｔ4において、次のプログラム（例えば、画像に伴う音声の処理プログラム等）の実行を開始する。
なお、ＣＰＵ２１が、１画面分の画像データをＲＡＭ２２に送信するのではなく、ＲＡＭ２２に格納されている画像データを変更することとしても良い。
【００３４】
一方、ＬＣＤコントローラ２３の制御部４４は、第１バスインタフェース部４１を介して制御バス２６及びアドレスバス２７を監視しており、時刻ｔ2〜ｔ3においてＣＰＵ２１からＲＡＭ２２に画像データが送信されたことを検出する。時刻ｔ3においてＣＰＵ２１からＲＡＭ２２への画像データの送信が終了すると、ＬＣＤコントローラ２３の制御部４４は、時刻ｔ4において、第１バスインタフェース部４１及びバス使用要求信号線２４を介して、バス使用要求信号をＣＰＵ２１に送信する。そして、ＬＣＤコントローラ２３の制御部４４は、バス使用許可信号線２５及び第１バスインタフェース部４１を介して、バス使用許可信号をＣＰＵ２１から受信すると、時刻ｔ4〜ｔ5において、制御バス２６、アドレスバス２７、及び、データバス２８を介して、ＲＡＭ２２から１画面分の画像データを受信するように第１バスインタフェース部４１に指示し、受信した画像データをＦＩＦＯバッファ４５に格納させる。
【００３５】
次に、ＬＣＤコントローラ２３の制御部４４は、時刻ｔ5において画像データの受信を終了すると、制御バス２６、アドレスバス２７、及び、データバス２８を解放する。そして、ＬＣＤコントローラ２３の制御部４４は、時刻ｔ6において、ライト信号線３２、制御バス３３、及び、データバス３４を介してＬＣＤドライバ３０にライトコマンドを送信するように第２バスインタフェース部４２に指示し、その後、ＦＩＦＯバッファ４５に格納された画像データをＬＣＤドライバ３０に送信するように第２バスインタフェース部４２に指示する。ＬＣＤドライバ３０は、受信した画像データをＶＲＡＭ３１に格納し、時刻ｔ8以降において、ＶＲＡＭ３１に格納された画像データに基づいてＬＣＤパネル１１を駆動する。
【００３６】
このように、ＬＣＤコントローラ２３が、ＲＡＭ２２から画像データを受信し、受信した画像データをＦＩＦＯバッファ４５に格納し、ＦＩＦＯバッファ４５に格納された画像データをＬＣＤドライバ３０に送信することにより、ＣＰＵ２１の画像データ送信時間を短縮し、ＣＰＵ２１のプログラム実行時間を長くすることができる。そのため、ＣＰＵ２１が、画像に伴う音声の処理プログラム等を実行することが可能となる。
また、ＬＣＤコントローラ２３が、ＲＡＭ２２から画像データを読み取ってＦＩＦＯバッファ４５に格納した後に制御バス２６、アドレスバス２７、及び、データバス２８を開放し、その後ライト信号線３２、制御バス３３、及び、データバス３４を介してＦＩＦＯバッファに格納された画像データをＬＣＤドライバ３０に送信するので、ＣＰＵ２１が制御バス２６、アドレスバス２７、及び、データバス２８を使用することができない時間を短くすることができる。
【００３７】
なお、本実施形態においては、ＬＣＤコントローラ２３が、制御バス２６及びアドレスバス２７を監視し、ＣＰＵ２１からＲＡＭ２２に画像データが送信されたことを検出した場合に、ＲＡＭ２２から画像データを読み出してＬＣＤドライバ３０に送信することとしているが、所定の時間間隔（例えば、１／１５秒）毎にＲＡＭ２２から画像データを読み出してＬＣＤドライバ３０に送信することとしても良い。
【００３８】
また、ＬＣＤコントローラ２３が、ＬＣＤドライバ３０に送信するライトコマンドの内容（例えば、画像データを格納するＶＲＡＭ３１内の開始アドレス等）を、ＣＰＵ２１からの指示に応じて変更できることとしても良い。
さらに、ＲＡＭ２２からＬＣＤドライバ３０への１画面分の画像データの転送が終了した後、ＲＡＭ２２に格納された画像データが変更されていない場合には、ＬＣＤコントローラ２３が、画像データの転送を終了することとしても良い。
【００３９】
また、ＬＣＤコントローラ２３が、ＲＡＭ２２に格納された画像データではなく、ディジタルカメラ又はＭＰＥＧ４デコーダから受信した画像データをＬＣＤドライバ３０に転送することとしても良い。
また、ＲＡＭ２２に格納されている画像データが、Ｒ（赤）、Ｇ（緑）、及び、Ｂ（青）の３つのデータを含む場合に、ＬＣＤコントローラ２３が、Ｒデータの転送、Ｇデータの転送、及び、Ｂデータの転送の３回に分けて画像データの転送を行うこととしても良い。
【００４０】
次に、本発明の第２の実施形態に係るデータ転送回路として、別のＬＣＤコントローラについて説明する。図５は、このＬＣＤコントローラの内部構成を示す図である。図５に示すように、ＬＣＤコントローラ５０は、第１〜第３バスインタフェース部４１〜４３と、制御部４４と、ＦＩＦＯバッファ４５と、ルックアップテーブル格納部４６とを有している。
ルックアップテーブル格納部４６は、画像データに所定の変換（例えば、画像データをＬＣＤパネル１０の画像表示特性に合わせるための変換等）を行うためのルックアップテーブルを格納しており、ＦＩＦＯバッファ４５に格納されている画像データを変換し、第２バスインタフェース部４２を介してＬＣＤドライバ３０に送信する。
【００４１】
このように、ＬＣＤコントローラ５０が、ルックアップテーブル格納部４６を有することにより、ＲＡＭ２２から受信した画像データを変換してＬＣＤドライバ３０に送信することができる。
【００４２】
次に、本発明の第２の実施形態に係る半導体装置について説明する。図６は、本発明の第２の実施形態に係る半導体装置を含む表示及び入力制御部の構成を示す図である。図６に示すように、表示及び入力制御部６０は、半導体装置６１と、ＬＣＤドライバ３０とを含んでいる。また、半導体装置６１は、ＣＰＵ２１と、ＲＡＭ２２と、ＬＣＤコントローラ７０と、マルチプレクサ８０とを有している。
【００４３】
ＣＰＵ２１は、バス使用要求信号線２４、バス使用許可信号線２５、制御バス２６、アドレスバス２７、及び、データバス２８を介してＬＣＤコントローラ７０に接続されており、ＲＡＭ２２は、制御バス２６、アドレスバス２７、及び、データバス２８を介して、ＣＰＵ２１及びＬＣＤコントローラ７０に接続されている。
ＬＣＤコントローラ７０は、ライト信号線８１、制御バス８２、８ビット幅のデータバス８３、及び、選択信号線８４を介してマルチプレクサ８０に接続されている。
【００４４】
ライト信号線８１は、半導体装置６１からＬＣＤドライバ３０へのデータ又はコマンドの送信の開始を示す信号であるライト信号ＸＷＲを伝送する。制御バス８２は、半導体装置６１がデータ又はコマンドの送受信先としてＬＣＤドライバ３０を選択することを示すチップセレクト信号ＸＣＳ、及び半導体装置６１がデータとコマンドのいずれを送信するかを示すデータ／コマンド切換信号Ｄ／ＸＣを伝送する。データ／コマンド切換信号Ｄ／ＸＣは、ハイレベルの場合には半導体装置６１がデータを送信することを示し、ローレベルの場合には半導体装置６１がコマンドを送信することを示す。
データバス８３は、８ビット幅のデータ又はコマンドを伝送する。
マルチプレクサ８０は、制御バス２６、アドレスバス２７、及び、データバス２８に含まれる３２本の信号線の内の８本の信号線を介してＣＰＵ２１に接続されている。
【００４５】
図７は、本発明の第３の実施形態に係るデータ転送回路として、図６のＬＣＤコントローラ７０の内部構成を示す図である。図７に示すように、ＬＣＤコントローラ７０は、第１〜第３バスインタフェース部４１〜４３と、制御部４４と、ＦＩＦＯバッファ４５と、レジスタ７１とを有している。
レジスタ７１は、第１バスインタフェース部４１を介してＣＰＵ２１から１ビット幅のデータを受信して格納し、格納されているデータを第２バスインタフェース部４２及び選択信号線８４を介してマルチプレクサ８０に送信する。
【００４６】
マルチプレクサ８０は、選択信号線８４からローレベルの信号を受信している場合には、ライト信号線８１、制御バス８２、及び、データバス８３を選択し、ライト信号線８１、制御バス８２、及び、データバス８３から受信した信号をライト信号線３２、制御バス３３、及び、データバス３４を介してＬＣＤドライバ３０に送信する。一方、選択信号線８４からハイレベルの信号を受信している場合には、マルチプレクサ８０は、制御バス２６、アドレスバス２７、及び、データバス２８を選択し、制御バス２６、アドレスバス２７、及び、データバス２８から受信した信号をライト信号線３２、制御バス３３、及び、データバス３４を介してＬＣＤドライバ３０に送信する。
【００４７】
次に、半導体装置６１の動作について説明する。
まず、ＣＰＵ２１が、ＬＣＤコントローラ７０内のレジスタ７１にローレベルのデータを送信する場合について説明する。
ＣＰＵ２１は、レジスタ７１にローレベルのデータを送信した後、１画面分の画像データをＲＡＭ２２に送信する。マルチプレクサ８０は、レジスタ７１に格納されているローレベルの信号を受信すると、ライト信号線８１、制御バス８２、及び、データバス８３を選択する。
【００４８】
次に、ＬＣＤコントローラ７０が、ＲＡＭ２２に格納されている画像データを読み取り、ＦＩＦＯバッファ４５に格納する。さらに、ＬＣＤコントローラ７０は、ライト信号線８１、制御バス８２、及び、データバス８３を用いて、ＦＩＦＯバッファ４５に格納された画像データをマルチプレクサ８０に送信する。
マルチプレクサ８０は、ライト信号線８１、制御バス８２、及び、データバス８３を選択しているため、ライト信号線８１、制御バス８２、及び、データバス８３から受信した信号をライト信号線３２、制御バス３３、及び、データバス３４を介してＬＣＤドライバ３０に送信する。
【００４９】
次に、ＣＰＵ２１が、ＬＣＤコントローラ７０内のレジスタ７１にハイレベルのデータを送信する場合について説明する。
まず、ＣＰＵ２１が、レジスタ７１にハイレベルのデータを送信する。マルチプレクサ８０は、レジスタ７１に格納されているハイレベルの信号を選択信号線８４を介して受信すると、制御バス２６、アドレスバス２７、及び、データバス２８を選択する。
次に、ＣＰＵ２１が、制御バス２６、アドレスバス２７、及び、データバス２８を介して、ライトコマンドをマルチプレクサ８０に送信し、その後、画像データを送信する。マルチプレクサ８０は、制御バス２６、アドレスバス２７、及び、データバス２８から受信した信号をライト信号線３２、制御バス３３、及び、データバス３４を介してＬＣＤドライバ３０に送信する。
【００５０】
このように、レジスタ７１にローレベルのデータが格納されている場合には、ＬＣＤコントローラ７０が、ＲＡＭ２２から画像データを読み取ってＬＣＤドライバ３０に送信することができ、レジスタ７１にハイレベルのデータが格納されている場合には、ＣＰＵ２１が、ＬＣＤドライバ３０に画像データを送信することができる。
従って、例えば、ＶＲＡＭ３１に格納されている画像データの全部又は大部分を変更する場合（静止画像の全部又は大部分を変更する場合、動画像を表示する場合等）には、レジスタ７１にローレベルのデータを格納させることにより、ＣＰＵ２１の画像データ転送時間を短縮し、ＣＰＵ２１のプログラム実行時間を長くすることができる。
【００５１】
また、ＬＣＤドライバ３０内のＶＲＡＭ３１に格納されている画像データのわずかな部分を変更する場合（例えば、静止画像のわずかな部分を変更する場合等）には、レジスタ７１にハイレベルのデータを格納させることにより、ＲＡＭ２２に格納されている１画面分の画像データの全てをＬＣＤコントローラ７０により転送する必要をなくすことができ、システム全体の消費電力を低減することができる。
【００５２】
【発明の効果】
以上述べた様に、本発明によれば、ＣＰＵのデータ送信時間を短縮するとともに、ＣＰＵがバスを使用できない時間を短くすることができる。
【図面の簡単な説明】
【図１】 本発明の一実施形態に係る携帯装置の概要を示す図である。
【図２】 本発明の第１の実施形態に係る半導体装置を含む図１の表示及び入力制御部の構成を示す図である。
【図３】 本発明の第１の実施形態に係るデータ転送回路として、図２のＬＣＤコントローラの構成を示す図である。
【図４】 図１の表示及び入力処理部の動作タイミングを示すタイミングチャートである。
【図５】 本発明の第２の実施形態に係るデータ転送回路として、別のＬＣＤコントローラの構成を示す図である。
【図６】 本発明の第２の実施形態に係る半導体装置を含む表示及び入力制御部の構成を示す図である。
【図７】 本発明の第３の実施形態に係るデータ転送回路として、図６のＬＣＤコントローラの構成を示す図である。
【図８】 従来のＬＣＤ駆動回路の構成を示す図である。
【図９】 従来のＬＣＤ駆動回路の動作タイミングを示すタイミングチャートである。
【図１０】 従来のＬＣＤ駆動回路の構成を示す図である。
【符号の説明】
１ 携帯電話装置
２ アンテナ
３ 受信部
４ 送信部
５ ベースバンド処理部
６ 音声処理部
７ スピーカ
８ マイク
９ 入力部
１０ ＬＣＤパネル
１１、６０ 表示及び入力制御部
２０、６１ 半導体装置
２１、９１、１０１ ＣＰＵ
２２、１０３ ＲＡＭ
２３、５０、７０ ＬＣＤコントローラ
２４ バス使用要求信号線
２５ バス使用許可信号線
２６ 制御バス
２７ アドレスバス
２８ データバス
３０、９２、１０４ ＬＣＤドライバ
３１、９３ ＶＲＡＭ
３２、８１ ライト信号線
３３、８２ 制御バス
３４、８３、９６ データバス
４１ 第１バスインタフェース部
４２ 第２バスインタフェース部
４３ 第３バスインタフェース部
４４ 制御部
４５ ＦＩＦＯバッファ
４６ ルックアップテーブル格納部
７１ レジスタ
８０ マルチプレクサ
８４ 選択信号線
９０、１００ ＬＣＤ駆動回路
９４ 第１制御バス
９５ 第２制御バス
１０３ ＤＭＡコントローラ
Claims (15)
- 第１のバスに接続するための第１のバスインタフェース部と、
データを格納するデータ格納部と、
選択データを格納する選択データ格納部と、
第２のバスに接続するための第２のバスインタフェース部と、
前記第１のバスを介してデータ及び選択データを受信するように前記第１のバスインタフェース部を制御し、前記第１のバスインタフェース部によって受信されたデータを格納するように前記データ格納部を制御し、前記データ格納部に格納されたデータを前記第２のバスを介して送信するように前記第２のバスインタフェース部を制御し、前記選択データ格納部に格納された選択データを前記第２のバスを介して送信するように前記第２のバスインタフェース部を制御する制御部と、
前記選択データ格納部に格納されている選択データを前記第２のバスを介して受信し、該選択データが所定の第１の値である場合には、前記データ格納部に格納され前記第２のバスを介して供給されるデータを選択して第３のバスに出力し、該選択データが所定の第２の値である場合には、前記第１のバスを介して供給されるデータを選択して前記第３のバスに出力する選択回路と、
を具備するデータ転送回路。 - 前記第１のバスがＣＰＵ及びＲＡＭに接続され、前記第３のバスがＬＣＤドライバに接続されたときに、
前記選択回路が、前記選択データ格納部に格納されている選択データが前記第１の値である場合には、前記ＣＰＵが前記ＲＡＭに送信し前記ＲＡＭから前記第１のバス及び前記第１のインタフェース部を介して前記データ格納部に格納されて前記第２のバスに供給される１フレーム分の画像データを選択して、前記第３のバスを介して前記ＬＣＤドライバに送信し、該選択データが前記第２の値である場合には、前記ＣＰＵから前記第１のバスに供給される１フレームの一部分の画像データを選択して、前記第３のバスを介して前記ＬＣＤドライバに送信すること
を特徴とする請求項１記載のデータ転送回路。 - 前記ＬＣＤドライバへの画像データの送信時に、
前記選択回路が、前記選択データ格納部に格納されている選択データが前記第１の値である場合には、前記制御部から前記第２のバスに供給され、画像データの送信を開始することを示すライトコマンドを前記第３のバスを介して前記ＬＣＤドライバに送信し、該選択データが前記第２の値である場合には、前記ＣＰＵから前記第１のバスに供給されるライトコマンドを前記第３のバスを介して前記ＬＣＤドライバに送信すること
を特徴とする請求項２記載のデータ転送回路。 - 前記ライトコマンドの内容を、前記ＣＰＵからの指示に応じて変更することを特徴とする請求項３記載のデータ転送回路。
- 前記ＲＡＭから受信した画像データを前記ＬＣＤドライバに送信した後に、前記ＲＡＭに格納された画像データの変更を監視し、画像データが変更されていない場合に、画像データの受信及び送信を終了することを特徴とする請求項２〜４のいずれか１項に記載のデータ転送回路。
- 前記ＣＰＵから前記ＲＡＭへの画像データの送信を監視し、前記ＣＰＵから前記ＲＡＭへの画像データの送信が終了した場合に、前記ＣＰＵが前記ＲＡＭに送信した画像データを前記ＲＡＭから受信し、受信した画像データを前記ＬＣＤドライバに送信することを特徴とする請求項２〜５のいずれか１項に記載のデータ転送回路。
- 所定の時間間隔毎に、前記ＲＡＭから画像データを受信し、受信した画像データを前記ＬＣＤドライバに送信することを特徴とする請求項２〜６のいずれか１項に記載のデータ転送回路。
- 前記データ格納部に格納された画像データに所定の変換を行うテーブルを格納するテーブル格納部を更に具備することを特徴とする請求項２〜７のいずれか１項に記載のデータ転送回路。
- 前記テーブル格納部が、前記データ格納部に格納された画像データを前記ＬＣＤドライバが駆動するＬＣＤパネルの特性に合わせて変換するテーブルを格納することを特徴とする請求項８記載のデータ転送回路。
- 画像データが、Ｒ（赤）データ、Ｇ（緑）データ、及び、Ｂ（青）データを含み、前記データ格納部に格納された画像データをＲデータ、Ｇデータ、及び、Ｂデータに分けて前記ＬＣＤドライバに送信することを特徴とする請求項２〜９のいずれか１項に記載のデータ転送回路。
- 第４のバスに接続するための第３のインタフェース部を更に具備し、前記第４のバスを介して受信した画像データを前記データ格納部に格納し、格納された画像データを前記ＬＣＤドライバに送信することを特徴とする請求項２〜１０のいずれか１項に記載のデータ転送回路。
- 前記第４のバスが、ディジタルカメラ又はＭＰＥＧ４デコーダに接続するためのものであることを特徴とする請求項１１記載のデータ転送回路。
- 画像データを生成するＣＰＵと、前記ＣＰＵが生成した画像データを格納するＲＡＭと、前記第１のバスを介して前記ＣＰＵ及び前記ＲＡＭと接続された請求項１〜１２のいずれか１項に記載のデータ転送回路と、を具備する半導体装置。
- 請求項１３に記載の半導体装置を具備する携帯装置。
- 携帯電話装置又はＰＤＡ（携帯情報端末）であることを特徴とする請求項１４に記載の携帯装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001283979A JP3925130B2 (ja) | 2001-09-18 | 2001-09-18 | データ転送回路、半導体装置、及び携帯装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001283979A JP3925130B2 (ja) | 2001-09-18 | 2001-09-18 | データ転送回路、半導体装置、及び携帯装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003091411A JP2003091411A (ja) | 2003-03-28 |
| JP3925130B2 true JP3925130B2 (ja) | 2007-06-06 |
Family
ID=19107384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001283979A Expired - Fee Related JP3925130B2 (ja) | 2001-09-18 | 2001-09-18 | データ転送回路、半導体装置、及び携帯装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3925130B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100677367B1 (ko) | 2004-10-21 | 2007-02-02 | 엘지전자 주식회사 | 카메라 모듈 및 표시부 패널을 동시에 지원하는 드라이버장치 |
-
2001
- 2001-09-18 JP JP2001283979A patent/JP3925130B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JP2003091411A (ja) | 2003-03-28 |
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|
| A977 | Report on retrieval |
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