JP2003091411A - データ転送回路、半導体装置、及び携帯装置 - Google Patents
データ転送回路、半導体装置、及び携帯装置Info
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- JP2003091411A JP2003091411A JP2001283979A JP2001283979A JP2003091411A JP 2003091411 A JP2003091411 A JP 2003091411A JP 2001283979 A JP2001283979 A JP 2001283979A JP 2001283979 A JP2001283979 A JP 2001283979A JP 2003091411 A JP2003091411 A JP 2003091411A
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Abstract
(57)【要約】
【課題】 ＣＰＵのデータ送信時間を短縮することがで
きるデータ転送回路等を提供する。 【解決手段】 ＣＰＵ２１及びＲＡＭ２２に接続するた
めの第１バスインタフェース部４１と、ＬＣＤドライバ
３０に接続するための第２バスインタフェース部４２
と、ディジタルカメラ等に接続するための第３バスイン
タフェース部４３と、所定の記憶容量を有するＦＩＦＯ
バッファ４５と、ＲＡＭ２２からの画像データの受信を
第１バスインタフェース部４１に指示し、ディジタルカ
メラ等からの画像データの受信を第３バスインタフェー
ス部４３に指示し、第１バスインタフェース部４１又は
第３バスインタフェース部４３によって受信された画像
データの格納をＦＩＦＯバッファ４５に指示し、ＦＩＦ
Ｏバッファ４５に格納された画像データのＬＣＤドライ
バ３０への送信を第２バスインタフェース部４２に指示
する制御部４４とを具備する。
きるデータ転送回路等を提供する。 【解決手段】 ＣＰＵ２１及びＲＡＭ２２に接続するた
めの第１バスインタフェース部４１と、ＬＣＤドライバ
３０に接続するための第２バスインタフェース部４２
と、ディジタルカメラ等に接続するための第３バスイン
タフェース部４３と、所定の記憶容量を有するＦＩＦＯ
バッファ４５と、ＲＡＭ２２からの画像データの受信を
第１バスインタフェース部４１に指示し、ディジタルカ
メラ等からの画像データの受信を第３バスインタフェー
ス部４３に指示し、第１バスインタフェース部４１又は
第３バスインタフェース部４３によって受信された画像
データの格納をＦＩＦＯバッファ４５に指示し、ＦＩＦ
Ｏバッファ４５に格納された画像データのＬＣＤドライ
バ３０への送信を第２バスインタフェース部４２に指示
する制御部４４とを具備する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＣＰＵのデータ送
信時間を短縮することができるデータ転送回路に関す
る。さらに、本発明は、そのようなデータ転送回路を含
む半導体装置、及びそのような半導体装置を有する携帯
装置に関する。
信時間を短縮することができるデータ転送回路に関す
る。さらに、本発明は、そのようなデータ転送回路を含
む半導体装置、及びそのような半導体装置を有する携帯
装置に関する。
【０００２】
【従来の技術】近年、携帯電話装置、ＰＤＡ（携帯情報
端末）等において、画像を表示するためにＬＣＤパネル
が用いられており、このようなＬＣＤパネルに画像を表
示させるためのＬＣＤ駆動回路が用いられている。図８
は、このような従来のＬＣＤ駆動回路の例を示す図であ
る。図８において、ＬＣＤ駆動回路９０は、ＣＰＵ９１
と、ＶＲＡＭ９３を含むＬＣＤドライバ９２とを具備し
ている。ＣＰＵ９１は、第１制御バス９４、第２制御バ
ス９５、及び、データバス９６を介してＬＣＤドライバ
９２に接続されている。
端末）等において、画像を表示するためにＬＣＤパネル
が用いられており、このようなＬＣＤパネルに画像を表
示させるためのＬＣＤ駆動回路が用いられている。図８
は、このような従来のＬＣＤ駆動回路の例を示す図であ
る。図８において、ＬＣＤ駆動回路９０は、ＣＰＵ９１
と、ＶＲＡＭ９３を含むＬＣＤドライバ９２とを具備し
ている。ＣＰＵ９１は、第１制御バス９４、第２制御バ
ス９５、及び、データバス９６を介してＬＣＤドライバ
９２に接続されている。
【０００３】第１制御バス９４は、ＣＰＵ９１からＬＣ
Ｄドライバ９２へのデータ又はコマンドの送信を制御す
るライト信号ＸＷＲ、及びＬＣＤドライバ９２からのデ
ータの受信を制御するリード信号ＸＲＤを伝送する。第
２制御バス９５は、ＣＰＵ９１がデータ又はコマンドの
送受信先としてＬＣＤドライバ９２を選択することを示
すチップセレクト信号ＸＣＳ、及びＣＰＵ９１とＬＣＤ
ドライバ９２との間で送受信されるデータが画像データ
であるかコマンドであるかを示すデータ／コマンド切換
信号Ｄ／ＸＣを伝送する。データバス９６は、８ビット
幅のデータ又はコマンドを伝送する。
Ｄドライバ９２へのデータ又はコマンドの送信を制御す
るライト信号ＸＷＲ、及びＬＣＤドライバ９２からのデ
ータの受信を制御するリード信号ＸＲＤを伝送する。第
２制御バス９５は、ＣＰＵ９１がデータ又はコマンドの
送受信先としてＬＣＤドライバ９２を選択することを示
すチップセレクト信号ＸＣＳ、及びＣＰＵ９１とＬＣＤ
ドライバ９２との間で送受信されるデータが画像データ
であるかコマンドであるかを示すデータ／コマンド切換
信号Ｄ／ＸＣを伝送する。データバス９６は、８ビット
幅のデータ又はコマンドを伝送する。
【０００４】図８に示すＬＣＤ駆動回路９０において、
ＣＰＵ９１が、ＬＣＤドライバ９２に対してライトコマ
ンドを送信した後、１画面分の画像データをＬＣＤドラ
イバ９２に送信すると、ＬＣＤドライバ９２が、受信し
た画像データをＶＲＡＭ９３に格納し、該画像データに
基づいてＬＣＤパネルを駆動することにより、ＬＣＤパ
ネルに画像が表示される。
ＣＰＵ９１が、ＬＣＤドライバ９２に対してライトコマ
ンドを送信した後、１画面分の画像データをＬＣＤドラ
イバ９２に送信すると、ＬＣＤドライバ９２が、受信し
た画像データをＶＲＡＭ９３に格納し、該画像データに
基づいてＬＣＤパネルを駆動することにより、ＬＣＤパ
ネルに画像が表示される。
【０００５】
【発明が解決しようとする課題】ＬＣＤドライバ９２は
高耐圧デバイスであり、ＣＰＵ９１とＬＣＤドライバ９
２は製造プロセスが異なるので、ＣＰＵ９１とＬＣＤド
ライバ９２は別チップで構成されており、ＣＰＵ９１と
ＬＣＤドライバ９２の間のデータ転送速度は非常に低速
であった。また、ＬＣＤドライバ９２のピン数は極力少
なくする必要があり、ＬＣＤドライバ９２のデータ入出
力用のピン数が抑えられているので、データバス９６の
幅は、一般に、８ビット幅又は１６ビット幅程度と狭く
なっている。そのため、ＣＰＵ９１がＬＣＤドライバ９
２に１画面分の画像データを送信するには、多大なアク
セスタイムが必要であった。その結果、１５ＦＰＳ（フ
レーム毎秒）の動画像を表示する場合などにおいては、
図９のタイミングチャートに示すように、ＣＰＵ９１か
らＬＣＤドライバ９２への画像データ送信に多大の時間
が必要となり、ＣＰＵ９１が他のプログラム（例えば、
動画像に伴う音声の処理プログラム等）を実行する時間
が少なくなってしまい、パフォーマンスが低下してしま
うという問題があった。
高耐圧デバイスであり、ＣＰＵ９１とＬＣＤドライバ９
２は製造プロセスが異なるので、ＣＰＵ９１とＬＣＤド
ライバ９２は別チップで構成されており、ＣＰＵ９１と
ＬＣＤドライバ９２の間のデータ転送速度は非常に低速
であった。また、ＬＣＤドライバ９２のピン数は極力少
なくする必要があり、ＬＣＤドライバ９２のデータ入出
力用のピン数が抑えられているので、データバス９６の
幅は、一般に、８ビット幅又は１６ビット幅程度と狭く
なっている。そのため、ＣＰＵ９１がＬＣＤドライバ９
２に１画面分の画像データを送信するには、多大なアク
セスタイムが必要であった。その結果、１５ＦＰＳ（フ
レーム毎秒）の動画像を表示する場合などにおいては、
図９のタイミングチャートに示すように、ＣＰＵ９１か
らＬＣＤドライバ９２への画像データ送信に多大の時間
が必要となり、ＣＰＵ９１が他のプログラム（例えば、
動画像に伴う音声の処理プログラム等）を実行する時間
が少なくなってしまい、パフォーマンスが低下してしま
うという問題があった。
【０００６】このようなＣＰＵの画像データ送信時間を
短縮するために、図１０に示すように、ＬＣＤ駆動回路
において、ＤＭＡコントローラを用いることも考えられ
る。図１０において、ＬＣＤ駆動回路１００は、ＣＰＵ
１０１と、ＤＭＡコントローラ１０２と、ＲＡＭ１０３
と、ＶＲＡＭ１０５を含むＬＣＤドライバ１０４とを具
備している。ＣＰＵ１０１は、３２ビット幅のデータバ
ス１０８を介してＲＡＭ１０３に接続されており、アド
レスバス１１０を介してＤＭＡコントローラ１０２及び
ＲＡＭ１０３に接続されている。
短縮するために、図１０に示すように、ＬＣＤ駆動回路
において、ＤＭＡコントローラを用いることも考えられ
る。図１０において、ＬＣＤ駆動回路１００は、ＣＰＵ
１０１と、ＤＭＡコントローラ１０２と、ＲＡＭ１０３
と、ＶＲＡＭ１０５を含むＬＣＤドライバ１０４とを具
備している。ＣＰＵ１０１は、３２ビット幅のデータバ
ス１０８を介してＲＡＭ１０３に接続されており、アド
レスバス１１０を介してＤＭＡコントローラ１０２及び
ＲＡＭ１０３に接続されている。
【０００７】ＤＭＡコントローラ１０２は、ライト信号
線１０６及び制御バス１０７を介してＬＣＤドライバ１
０４に接続されており、リード信号線１０９を介してＲ
ＡＭ１０３に接続されている。ＬＣＤドライバ１０４
は、データバス１０８に含まれる３２本の信号線の内の
８本の信号線を介してＲＡＭ１０３に接続されている。
線１０６及び制御バス１０７を介してＬＣＤドライバ１
０４に接続されており、リード信号線１０９を介してＲ
ＡＭ１０３に接続されている。ＬＣＤドライバ１０４
は、データバス１０８に含まれる３２本の信号線の内の
８本の信号線を介してＲＡＭ１０３に接続されている。
【０００８】ライト信号線１０６は、ＲＡＭ１０３から
ＬＣＤドライバ１０４へのＤＭＡ転送を制御するライト
信号ＸＷＲを伝送する。制御バス１０７は、ＤＭＡコン
トローラ１０２がデータ又はコマンドの送受信先として
ＬＣＤドライバ１０４を選択することを示すチップセレ
クト信号ＸＣＳ、及びＲＡＭ１０３からＬＣＤドライバ
１０４にＤＭＡ転送されるデータが画像データであるか
コマンドであるかを示すデータ／コマンド切換信号Ｄ／
ＸＣを伝送する。リード信号線１０９は、ＲＡＭ１０３
からのデータの読み出しを制御するリード信号ＸＲＤを
伝送する
ＬＣＤドライバ１０４へのＤＭＡ転送を制御するライト
信号ＸＷＲを伝送する。制御バス１０７は、ＤＭＡコン
トローラ１０２がデータ又はコマンドの送受信先として
ＬＣＤドライバ１０４を選択することを示すチップセレ
クト信号ＸＣＳ、及びＲＡＭ１０３からＬＣＤドライバ
１０４にＤＭＡ転送されるデータが画像データであるか
コマンドであるかを示すデータ／コマンド切換信号Ｄ／
ＸＣを伝送する。リード信号線１０９は、ＲＡＭ１０３
からのデータの読み出しを制御するリード信号ＸＲＤを
伝送する
【０００９】図１０に示すＬＣＤ駆動回路１００におい
て、ＣＰＵ１０１からＲＡＭ１０３への画像データの送
信が終了すると、ＤＭＡコントローラ１０２が、ＲＡＭ
１０３にリード信号を送信するとともにＬＣＤドライバ
１０４にライト信号を送信し、ＲＡＭ１０３からＬＣＤ
ドライバ１０４への画像データのＤＭＡ転送を行う。Ｌ
ＣＤドライバ１０４は、受信した画像データをＶＲＡＭ
１０５に格納し、該画像データに基づいてＬＣＤパネル
を駆動することにより、ＬＣＤパネルに画像が表示され
る。
て、ＣＰＵ１０１からＲＡＭ１０３への画像データの送
信が終了すると、ＤＭＡコントローラ１０２が、ＲＡＭ
１０３にリード信号を送信するとともにＬＣＤドライバ
１０４にライト信号を送信し、ＲＡＭ１０３からＬＣＤ
ドライバ１０４への画像データのＤＭＡ転送を行う。Ｌ
ＣＤドライバ１０４は、受信した画像データをＶＲＡＭ
１０５に格納し、該画像データに基づいてＬＣＤパネル
を駆動することにより、ＬＣＤパネルに画像が表示され
る。
【００１０】このように、ＤＭＡコントローラ１０２を
用いることにより、ＣＰＵ１０１は画像データをＲＡＭ
１０３に送信するだけで済むため、ＣＰＵ１０１の画像
データ送信時間を短縮することが出来る。しかしなが
ら、ＲＡＭ１０３からＬＣＤドライバ１０４へのＤＭＡ
転送が行われている間は、ＣＰＵ１０１がバスを使用で
きないという問題があった。特に、ＬＣＤドライバ１０
４のデータ受信速度が低速であるとともにバス幅が狭い
ため、ＣＰＵ１０１がバスを使用することができない時
間が長時間となっていた。
用いることにより、ＣＰＵ１０１は画像データをＲＡＭ
１０３に送信するだけで済むため、ＣＰＵ１０１の画像
データ送信時間を短縮することが出来る。しかしなが
ら、ＲＡＭ１０３からＬＣＤドライバ１０４へのＤＭＡ
転送が行われている間は、ＣＰＵ１０１がバスを使用で
きないという問題があった。特に、ＬＣＤドライバ１０
４のデータ受信速度が低速であるとともにバス幅が狭い
ため、ＣＰＵ１０１がバスを使用することができない時
間が長時間となっていた。
【００１１】そこで、上記の点に鑑み、本発明は、ＣＰ
Ｕのデータ送信時間を短縮するとともに、ＣＰＵがバス
を使用できない時間を短くすることができるデータ転送
回路を提供することを第１の目的とする。さらに、本発
明は、そのようなデータ転送回路を含む半導体装置を提
供することを第２の目的とする。また、本発明は、その
ような半導体装置を有する携帯装置を提供することを第
３の目的とする。
Ｕのデータ送信時間を短縮するとともに、ＣＰＵがバス
を使用できない時間を短くすることができるデータ転送
回路を提供することを第１の目的とする。さらに、本発
明は、そのようなデータ転送回路を含む半導体装置を提
供することを第２の目的とする。また、本発明は、その
ような半導体装置を有する携帯装置を提供することを第
３の目的とする。
【００１２】
【課題を解決するための手段】以上の課題を解決するた
め、本発明に係るデータ転送回路は、第１のバスに接続
するための第１のバスインタフェース部と、データを格
納するデータ格納部と、第２のバスに接続するための第
２のバスインタフェース部と、第１のバスを介してデー
タを受信するように第１のバスインタフェース部を制御
し、第１のバスインタフェース部によって受信されたデ
ータを格納するようにデータ格納部を制御し、データ格
納部に格納されたデータを第２のバスを介して送信する
ように第２のバスインタフェース部を制御する制御部と
を具備する。
め、本発明に係るデータ転送回路は、第１のバスに接続
するための第１のバスインタフェース部と、データを格
納するデータ格納部と、第２のバスに接続するための第
２のバスインタフェース部と、第１のバスを介してデー
タを受信するように第１のバスインタフェース部を制御
し、第１のバスインタフェース部によって受信されたデ
ータを格納するようにデータ格納部を制御し、データ格
納部に格納されたデータを第２のバスを介して送信する
ように第２のバスインタフェース部を制御する制御部と
を具備する。
【００１３】ここで、第１のバスがＣＰＵ及びＲＡＭに
接続され、第２のバスがＬＣＤドライバに接続されたと
きに、ＣＰＵがＲＡＭに送信した画像データを第１のバ
スを介してＲＡＭから受信し、ＲＡＭから受信した画像
データを格納し、格納された画像データを第２のバスを
介してＬＣＤドライバに送信することとしても良い。ま
た、ＬＣＤドライバへの画像データの送信時に、画像デ
ータの送信を開始することを示すライトコマンドをＬＣ
Ｄドライバに送信することとしても良い。さらに、ライ
トコマンドの内容を、ＣＰＵからの指示に応じて変更す
ることとしても良い。
接続され、第２のバスがＬＣＤドライバに接続されたと
きに、ＣＰＵがＲＡＭに送信した画像データを第１のバ
スを介してＲＡＭから受信し、ＲＡＭから受信した画像
データを格納し、格納された画像データを第２のバスを
介してＬＣＤドライバに送信することとしても良い。ま
た、ＬＣＤドライバへの画像データの送信時に、画像デ
ータの送信を開始することを示すライトコマンドをＬＣ
Ｄドライバに送信することとしても良い。さらに、ライ
トコマンドの内容を、ＣＰＵからの指示に応じて変更す
ることとしても良い。
【００１４】また、ＲＡＭから受信した画像データをＬ
ＣＤドライバに送信した後に、ＲＡＭに格納された画像
データの変更を監視し、画像データが変更されていない
場合に、画像データの受信及び送信を終了することとし
ても良い。また、ＣＰＵからＲＡＭへの画像データの送
信を監視し、ＣＰＵからＲＡＭへの画像データの送信が
終了した場合に、ＣＰＵがＲＡＭに送信した画像データ
をＲＡＭから受信し、受信した画像データをＬＣＤドラ
イバに送信することとしても良い。また、所定の時間間
隔毎に、ＲＡＭから画像データを受信し、受信した画像
データをＬＣＤドライバに送信することとしても良い。
ＣＤドライバに送信した後に、ＲＡＭに格納された画像
データの変更を監視し、画像データが変更されていない
場合に、画像データの受信及び送信を終了することとし
ても良い。また、ＣＰＵからＲＡＭへの画像データの送
信を監視し、ＣＰＵからＲＡＭへの画像データの送信が
終了した場合に、ＣＰＵがＲＡＭに送信した画像データ
をＲＡＭから受信し、受信した画像データをＬＣＤドラ
イバに送信することとしても良い。また、所定の時間間
隔毎に、ＲＡＭから画像データを受信し、受信した画像
データをＬＣＤドライバに送信することとしても良い。
【００１５】また、データ格納部に格納された画像デー
タに所定の変換を行うテーブルを格納するテーブル格納
部を更に具備することとしても良いし、テーブル格納部
が、データ格納部に格納された画像データをＬＣＤドラ
イバが駆動するＬＣＤパネルの特性に合わせて変換する
テーブルを格納することとしても良い。また、画像デー
タが、Ｒ（赤）データ、Ｇ（緑）データ、及び、Ｂ
（青）データを含み、データ格納部に格納された画像デ
ータをＲデータ、Ｇデータ、及び、Ｂデータに分けてＬ
ＣＤドライバに送信することとしても良い。
タに所定の変換を行うテーブルを格納するテーブル格納
部を更に具備することとしても良いし、テーブル格納部
が、データ格納部に格納された画像データをＬＣＤドラ
イバが駆動するＬＣＤパネルの特性に合わせて変換する
テーブルを格納することとしても良い。また、画像デー
タが、Ｒ（赤）データ、Ｇ（緑）データ、及び、Ｂ
（青）データを含み、データ格納部に格納された画像デ
ータをＲデータ、Ｇデータ、及び、Ｂデータに分けてＬ
ＣＤドライバに送信することとしても良い。
【００１６】また、第３のバスに接続するための第３の
インタフェース部を更に具備し、第３のバスを介して受
信した画像データを格納し、格納された画像データをＬ
ＣＤドライバに送信することとしても良い。また、第３
のバスが、ディジタルカメラ又はＭＰＥＧ４デコーダに
接続するためのものであっても良い。
インタフェース部を更に具備し、第３のバスを介して受
信した画像データを格納し、格納された画像データをＬ
ＣＤドライバに送信することとしても良い。また、第３
のバスが、ディジタルカメラ又はＭＰＥＧ４デコーダに
接続するためのものであっても良い。
【００１７】また、本発明に係る半導体装置は、画像デ
ータを生成するＣＰＵと、ＣＰＵが生成した画像データ
を格納するＲＡＭと、第１のバスを介してＣＰＵ及びＲ
ＡＭと接続された上記のデータ転送回路とを具備する。
ータを生成するＣＰＵと、ＣＰＵが生成した画像データ
を格納するＲＡＭと、第１のバスを介してＣＰＵ及びＲ
ＡＭと接続された上記のデータ転送回路とを具備する。
【００１８】ここで、選択データをＣＰＵから受信して
格納する選択データ格納部と、選択データ格納部から選
択データを受信し、選択データに応じて、ＣＰＵから画
像データを受信してＬＣＤドライバに送信し、又はデー
タ転送回路から画像データを受信してＬＣＤドライバに
送信する選択回路とを更に具備することとしても良い。
格納する選択データ格納部と、選択データ格納部から選
択データを受信し、選択データに応じて、ＣＰＵから画
像データを受信してＬＣＤドライバに送信し、又はデー
タ転送回路から画像データを受信してＬＣＤドライバに
送信する選択回路とを更に具備することとしても良い。
【００１９】また、本発明に係る携帯装置は、上記の半
導体装置を具備する。
導体装置を具備する。
【００２０】ここで、上記の携帯装置が、携帯電話装置
又はＰＤＡ（携帯情報端末）であることとしても良い。
又はＰＤＡ（携帯情報端末）であることとしても良い。
【００２１】本発明によれば、ＣＰＵのデータ送信時間
を短縮するとともに、ＣＰＵがバスを使用できない時間
を短くすることができる。
を短縮するとともに、ＣＰＵがバスを使用できない時間
を短くすることができる。
【００２２】
【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態について説明する。なお、同一の構成要素には
同一の参照番号を付して、説明を省略する。図１は、本
発明の一実施形態に係る携帯装置の概要を示す図であ
る。本実施形態は、本発明を携帯電話装置に適用したも
のである。なお、本発明をＰＤＡ（携帯情報端末）など
の他の装置に適用することもできる。図１に示すよう
に、携帯電話装置１は、アンテナ２と、受信部３と、送
信部４と、ベースバンド処理部５と、音声処理部６と、
スピーカ７と、マイク８と、入力部９と、ＬＣＤパネル
１０と、表示及び入力制御部１１とを具備している。
施の形態について説明する。なお、同一の構成要素には
同一の参照番号を付して、説明を省略する。図１は、本
発明の一実施形態に係る携帯装置の概要を示す図であ
る。本実施形態は、本発明を携帯電話装置に適用したも
のである。なお、本発明をＰＤＡ（携帯情報端末）など
の他の装置に適用することもできる。図１に示すよう
に、携帯電話装置１は、アンテナ２と、受信部３と、送
信部４と、ベースバンド処理部５と、音声処理部６と、
スピーカ７と、マイク８と、入力部９と、ＬＣＤパネル
１０と、表示及び入力制御部１１とを具備している。
【００２３】受信部３は、アンテナ２を介して携帯電話
用周波数帯の電波を受信する。また、送信部４は、アン
テナ２を介して携帯電話用周波数帯の電波を送信する。
ベースバンド処理部５は、受信部２から携帯電話用周波
数帯の信号を受け取ってベースバンド処理を施し、音声
データを音声処理部６に送り、画像データ、文字デー
タ、制御データ等を表示及び入力制御部１１に送る。ま
た、ベースバンド処理部５は、音声処理部６から音声デ
ータを、表示及び入力制御部１１から文字データ、制御
データ等を受け取り、携帯電話用周波数帯の信号に変換
して送信部４に送る。
用周波数帯の電波を受信する。また、送信部４は、アン
テナ２を介して携帯電話用周波数帯の電波を送信する。
ベースバンド処理部５は、受信部２から携帯電話用周波
数帯の信号を受け取ってベースバンド処理を施し、音声
データを音声処理部６に送り、画像データ、文字デー
タ、制御データ等を表示及び入力制御部１１に送る。ま
た、ベースバンド処理部５は、音声処理部６から音声デ
ータを、表示及び入力制御部１１から文字データ、制御
データ等を受け取り、携帯電話用周波数帯の信号に変換
して送信部４に送る。
【００２４】音声処理部６は、ベースバンド処理部５か
ら受け取った音声データを音声信号に変換し、スピーカ
７に音声を出力させる。また、音声処理部６は、マイク
７から受け取った音声信号を音声データに変換し、ベー
スバンド処理部５に送る。入力部９は、ユーザがデータ
等を入力するための数字キー等である。ＬＣＤパネル１
０は、画像、文字等を表示する。表示及び入力制御部１
１は、入力部９から受け取った入力データ等に従い、ベ
ースバンド処理部５及び音声処理部６を制御する。ま
た、表示及び入力制御部１１は、ベースバンド処理部５
から画像、文字等のデータを受け取り、ＬＣＤパネル１
０に画像、文字等を表示させる。
ら受け取った音声データを音声信号に変換し、スピーカ
７に音声を出力させる。また、音声処理部６は、マイク
７から受け取った音声信号を音声データに変換し、ベー
スバンド処理部５に送る。入力部９は、ユーザがデータ
等を入力するための数字キー等である。ＬＣＤパネル１
０は、画像、文字等を表示する。表示及び入力制御部１
１は、入力部９から受け取った入力データ等に従い、ベ
ースバンド処理部５及び音声処理部６を制御する。ま
た、表示及び入力制御部１１は、ベースバンド処理部５
から画像、文字等のデータを受け取り、ＬＣＤパネル１
０に画像、文字等を表示させる。
【００２５】図２は、図１の表示及び入力制御部１１の
構成を示す図である。図２に示すように、表示及び入力
制御部１１は、本発明の第１の実施形態に係る半導体装
置２０と、ＶＲＡＭ３１を有するＬＣＤドライバ３０と
を含んでいる。半導体装置２０は、ライト信号線３２、
制御バス３３、及び、８ビット幅のデータバス３４を介
してＬＣＤドライバ３０に接続されている。
構成を示す図である。図２に示すように、表示及び入力
制御部１１は、本発明の第１の実施形態に係る半導体装
置２０と、ＶＲＡＭ３１を有するＬＣＤドライバ３０と
を含んでいる。半導体装置２０は、ライト信号線３２、
制御バス３３、及び、８ビット幅のデータバス３４を介
してＬＣＤドライバ３０に接続されている。
【００２６】ライト信号線３２は、半導体装置２０がデ
ータ又はコマンドの送信を開始することを示す信号であ
るライト信号ＸＷＲを伝送する。制御バス３３は、半導
体装置２０がデータ又はコマンドの送受信先としてＬＣ
Ｄドライバ３０を選択することを示すチップセレクト信
号ＸＣＳ、及び半導体装置２０がデータとコマンドのい
ずれを送信するかを示すデータ／コマンド切換信号Ｄ／
ＸＣを伝送する。データ／コマンド切換信号Ｄ／ＸＣ
は、ハイレベルの場合には半導体装置２０がデータを送
信することを示し、ローレベルの場合には半導体装置２
０がコマンドを送信することを示す。データバス３４
は、８ビット幅のデータ又はコマンドを伝送する。な
お、ＬＣＤドライバ３０のデータ送受信速度が半導体装
置２０内部のデータ送受信速度より低いため、データバ
ス３４のデータ伝送速度は、半導体装置２０内部のデー
タ伝送速度よりも低速である。
ータ又はコマンドの送信を開始することを示す信号であ
るライト信号ＸＷＲを伝送する。制御バス３３は、半導
体装置２０がデータ又はコマンドの送受信先としてＬＣ
Ｄドライバ３０を選択することを示すチップセレクト信
号ＸＣＳ、及び半導体装置２０がデータとコマンドのい
ずれを送信するかを示すデータ／コマンド切換信号Ｄ／
ＸＣを伝送する。データ／コマンド切換信号Ｄ／ＸＣ
は、ハイレベルの場合には半導体装置２０がデータを送
信することを示し、ローレベルの場合には半導体装置２
０がコマンドを送信することを示す。データバス３４
は、８ビット幅のデータ又はコマンドを伝送する。な
お、ＬＣＤドライバ３０のデータ送受信速度が半導体装
置２０内部のデータ送受信速度より低いため、データバ
ス３４のデータ伝送速度は、半導体装置２０内部のデー
タ伝送速度よりも低速である。
【００２７】半導体装置２０は、ライト信号線３２、制
御バス３３、及び、データバス３４を介して、各種のコ
マンドや画像データをＬＣＤドライバ３０に送信する。
ＬＣＤドライバ３０は、ライトコマンドを受信すると、
その後、データバス３４を介して画像データを受信し、
該画像データをＶＲＡＭ３１に格納し、該画像データに
基づいてＬＣＤパネル１０を駆動する。また、ＬＣＤド
ライバ３０は、その他のコマンドを受信すると、該コマ
ンドに応じた処理を行う。なお、一般に、ＬＣＤドライ
バ３０はアドレス端子を有しておらず、半導体装置２０
とＬＣＤドライバ３０とを接続するアドレスバスは形成
されていない。そのため、例えば、画像データを格納す
るＶＲＡＭ３１内のアドレス等は、ライトコマンド等に
よって指定される。
御バス３３、及び、データバス３４を介して、各種のコ
マンドや画像データをＬＣＤドライバ３０に送信する。
ＬＣＤドライバ３０は、ライトコマンドを受信すると、
その後、データバス３４を介して画像データを受信し、
該画像データをＶＲＡＭ３１に格納し、該画像データに
基づいてＬＣＤパネル１０を駆動する。また、ＬＣＤド
ライバ３０は、その他のコマンドを受信すると、該コマ
ンドに応じた処理を行う。なお、一般に、ＬＣＤドライ
バ３０はアドレス端子を有しておらず、半導体装置２０
とＬＣＤドライバ３０とを接続するアドレスバスは形成
されていない。そのため、例えば、画像データを格納す
るＶＲＡＭ３１内のアドレス等は、ライトコマンド等に
よって指定される。
【００２８】図２に示すように、半導体装置２０は、Ｃ
ＰＵ２１と、ＲＡＭ２２と、ＬＣＤコントローラ２３と
を有している。ＣＰＵ２１は、バス使用要求信号線２
４、バス使用許可信号線２５、制御バス２６、アドレス
バス２７、及び、３２ビット幅のデータバス２８を介し
てＬＣＤコントローラ２３に接続されている。また、Ｒ
ＡＭ２２は、制御バス２６、アドレスバス２７、及び、
データバス２８を介して、ＣＰＵ２１及びＬＣＤコント
ローラ２３に接続されている。バス使用要求信号線２４
は、ＬＣＤコントローラ２３が制御バス２６、アドレス
バス２７、及び、データバス２８を使用することを要求
するバス使用要求信号を伝送する。また、バス使用許可
信号線２５は、ＣＰＵ２１がＬＣＤコントローラ２３に
制御バス２６、アドレスバス２７、及び、データバス２
８の使用を許可することを示すバス使用許可信号を伝送
する。
ＰＵ２１と、ＲＡＭ２２と、ＬＣＤコントローラ２３と
を有している。ＣＰＵ２１は、バス使用要求信号線２
４、バス使用許可信号線２５、制御バス２６、アドレス
バス２７、及び、３２ビット幅のデータバス２８を介し
てＬＣＤコントローラ２３に接続されている。また、Ｒ
ＡＭ２２は、制御バス２６、アドレスバス２７、及び、
データバス２８を介して、ＣＰＵ２１及びＬＣＤコント
ローラ２３に接続されている。バス使用要求信号線２４
は、ＬＣＤコントローラ２３が制御バス２６、アドレス
バス２７、及び、データバス２８を使用することを要求
するバス使用要求信号を伝送する。また、バス使用許可
信号線２５は、ＣＰＵ２１がＬＣＤコントローラ２３に
制御バス２６、アドレスバス２７、及び、データバス２
８の使用を許可することを示すバス使用許可信号を伝送
する。
【００２９】制御バス２６は、その他の制御信号を伝送
し、アドレスバス２７は、アドレス信号を伝送する。デ
ータバス２８は、３２ビット幅のデータを伝送する。な
お、データバス２８のデータ伝送速度は、データバス３
４のデータ伝送速度よりも高速である。ＣＰＵ２１は、
入力部９から受け取った入力データ等に従い、ベースバ
ンド処理部５及び音声処理部６を制御する。また、ＣＰ
Ｕ２１は、ベースバンド処理部５から画像、文字等のデ
ータを受け取り、ＲＡＭ２２に画像データ等を送信す
る。ＬＣＤコントローラ２３は、ＲＡＭ２２に格納され
た画像データを読み出し、ＬＣＤドライバ３０に送信す
る。
し、アドレスバス２７は、アドレス信号を伝送する。デ
ータバス２８は、３２ビット幅のデータを伝送する。な
お、データバス２８のデータ伝送速度は、データバス３
４のデータ伝送速度よりも高速である。ＣＰＵ２１は、
入力部９から受け取った入力データ等に従い、ベースバ
ンド処理部５及び音声処理部６を制御する。また、ＣＰ
Ｕ２１は、ベースバンド処理部５から画像、文字等のデ
ータを受け取り、ＲＡＭ２２に画像データ等を送信す
る。ＬＣＤコントローラ２３は、ＲＡＭ２２に格納され
た画像データを読み出し、ＬＣＤドライバ３０に送信す
る。
【００３０】図３は、本発明の第１の実施形態に係るデ
ータ転送回路として、図２のＬＣＤコントローラ２３の
内部構成を示す図である。図３に示すように、ＬＣＤコ
ントローラ２３は、第１〜第３バスインタフェース部４
１〜４３と、制御部４４と、ＦＩＦＯバッファ４５とを
有している。第１バスインタフェース部４１は、バス使
用要求信号線２４及びバス使用許可信号線２５を介して
ＣＰＵ２１に接続されており、また、制御バス２６、ア
ドレスバス２７、及び、データバス２８を介してＣＰＵ
２１及びＲＡＭ２２に接続されている。
ータ転送回路として、図２のＬＣＤコントローラ２３の
内部構成を示す図である。図３に示すように、ＬＣＤコ
ントローラ２３は、第１〜第３バスインタフェース部４
１〜４３と、制御部４４と、ＦＩＦＯバッファ４５とを
有している。第１バスインタフェース部４１は、バス使
用要求信号線２４及びバス使用許可信号線２５を介して
ＣＰＵ２１に接続されており、また、制御バス２６、ア
ドレスバス２７、及び、データバス２８を介してＣＰＵ
２１及びＲＡＭ２２に接続されている。
【００３１】第２バスインタフェース部４２は、ライト
信号線３２、制御バス３３、及び、データバス３４を介
してＬＣＤドライバ３０に接続されている。第３バスイ
ンタフェース部４３は、ディジタルカメラ（ディジタル
スチルカメラ、ディジタルビデオカメラを含む）又はＭ
ＰＥＧ４デコーダに接続されている。ＦＩＦＯバッファ
４５は、所定の記憶容量を有しており、第１又は第３イ
ンタフェース部４１、４３を介してＲＡＭ２２、ディジ
タルカメラ、又は、ＭＰＥＧ４デコーダから画像データ
を受信して格納し、格納した画像データを第２バスイン
タフェース４２を介してＬＣＤドライバ３０に送信す
る。
信号線３２、制御バス３３、及び、データバス３４を介
してＬＣＤドライバ３０に接続されている。第３バスイ
ンタフェース部４３は、ディジタルカメラ（ディジタル
スチルカメラ、ディジタルビデオカメラを含む）又はＭ
ＰＥＧ４デコーダに接続されている。ＦＩＦＯバッファ
４５は、所定の記憶容量を有しており、第１又は第３イ
ンタフェース部４１、４３を介してＲＡＭ２２、ディジ
タルカメラ、又は、ＭＰＥＧ４デコーダから画像データ
を受信して格納し、格納した画像データを第２バスイン
タフェース４２を介してＬＣＤドライバ３０に送信す
る。
【００３２】制御部４４は、ＲＡＭ２２からの画像デー
タの受信を第１バスインタフェース部４１に指示し、デ
ィジタルカメラ等からの画像データの受信を第３バスイ
ンタフェース部４３に指示し、第１バスインタフェース
部４１又は第３バスインタフェース部４３によって受信
された画像データの格納をＦＩＦＯバッファ４５に指示
し、ＦＩＦＯバッファ４５に格納された画像データのＬ
ＣＤドライバ３０への送信を第２バスインタフェース部
４２に指示する。
タの受信を第１バスインタフェース部４１に指示し、デ
ィジタルカメラ等からの画像データの受信を第３バスイ
ンタフェース部４３に指示し、第１バスインタフェース
部４１又は第３バスインタフェース部４３によって受信
された画像データの格納をＦＩＦＯバッファ４５に指示
し、ＦＩＦＯバッファ４５に格納された画像データのＬ
ＣＤドライバ３０への送信を第２バスインタフェース部
４２に指示する。
【００３３】図４は、表示及び入出力制御部１１の画像
データ送信タイミングを示す図である。以下、表示及び
入出力制御部１１の画像データ送信動作について、図４
を参照しながら説明する。図４に示すように、ＣＰＵ２
１は、時刻ｔ0において、画像処理プログラム等のプロ
グラムを実行しており、時刻ｔ1において、プログラム
の実行を終了する。そして、ＣＰＵ２１は、時刻ｔ2〜
ｔ3において、プログラム実行により得られた１画面分
の画像データをＲＡＭ２２に送信し、ＲＡＭ２２は、Ｃ
ＰＵ２１から画像データを受信して格納する。その後、
ＣＰＵ２１は、時刻ｔ4において、次のプログラム（例
えば、画像に伴う音声の処理プログラム等）の実行を開
始する。なお、ＣＰＵ２１が、１画面分の画像データを
ＲＡＭ２２に送信するのではなく、ＲＡＭ２２に格納さ
れている画像データを変更することとしても良い。
データ送信タイミングを示す図である。以下、表示及び
入出力制御部１１の画像データ送信動作について、図４
を参照しながら説明する。図４に示すように、ＣＰＵ２
１は、時刻ｔ0において、画像処理プログラム等のプロ
グラムを実行しており、時刻ｔ1において、プログラム
の実行を終了する。そして、ＣＰＵ２１は、時刻ｔ2〜
ｔ3において、プログラム実行により得られた１画面分
の画像データをＲＡＭ２２に送信し、ＲＡＭ２２は、Ｃ
ＰＵ２１から画像データを受信して格納する。その後、
ＣＰＵ２１は、時刻ｔ4において、次のプログラム（例
えば、画像に伴う音声の処理プログラム等）の実行を開
始する。なお、ＣＰＵ２１が、１画面分の画像データを
ＲＡＭ２２に送信するのではなく、ＲＡＭ２２に格納さ
れている画像データを変更することとしても良い。
【００３４】一方、ＬＣＤコントローラ２３の制御部４
４は、第１バスインタフェース部４１を介して制御バス
２６及びアドレスバス２７を監視しており、時刻ｔ2〜
ｔ3においてＣＰＵ２１からＲＡＭ２２に画像データが
送信されたことを検出する。時刻ｔ3においてＣＰＵ２
１からＲＡＭ２２への画像データの送信が終了すると、
ＬＣＤコントローラ２３の制御部４４は、時刻ｔ4にお
いて、第１バスインタフェース部４１及びバス使用要求
信号線２４を介して、バス使用要求信号をＣＰＵ２１に
送信する。そして、ＬＣＤコントローラ２３の制御部４
４は、バス使用許可信号線２５及び第１バスインタフェ
ース部４１を介して、バス使用許可信号をＣＰＵ２１か
ら受信すると、時刻ｔ4〜ｔ5において、制御バス２６、
アドレスバス２７、及び、データバス２８を介して、Ｒ
ＡＭ２２から１画面分の画像データを受信するように第
１バスインタフェース部４１に指示し、受信した画像デ
ータをＦＩＦＯバッファ４５に格納させる。
４は、第１バスインタフェース部４１を介して制御バス
２６及びアドレスバス２７を監視しており、時刻ｔ2〜
ｔ3においてＣＰＵ２１からＲＡＭ２２に画像データが
送信されたことを検出する。時刻ｔ3においてＣＰＵ２
１からＲＡＭ２２への画像データの送信が終了すると、
ＬＣＤコントローラ２３の制御部４４は、時刻ｔ4にお
いて、第１バスインタフェース部４１及びバス使用要求
信号線２４を介して、バス使用要求信号をＣＰＵ２１に
送信する。そして、ＬＣＤコントローラ２３の制御部４
４は、バス使用許可信号線２５及び第１バスインタフェ
ース部４１を介して、バス使用許可信号をＣＰＵ２１か
ら受信すると、時刻ｔ4〜ｔ5において、制御バス２６、
アドレスバス２７、及び、データバス２８を介して、Ｒ
ＡＭ２２から１画面分の画像データを受信するように第
１バスインタフェース部４１に指示し、受信した画像デ
ータをＦＩＦＯバッファ４５に格納させる。
【００３５】次に、ＬＣＤコントローラ２３の制御部４
４は、時刻ｔ5において画像データの受信を終了する
と、制御バス２６、アドレスバス２７、及び、データバ
ス２８を解放する。そして、ＬＣＤコントローラ２３の
制御部４４は、時刻ｔ6において、ライト信号線３２、
制御バス３３、及び、データバス３４を介してＬＣＤド
ライバ３０にライトコマンドを送信するように第２バス
インタフェース部４２に指示し、その後、ＦＩＦＯバッ
ファ４５に格納された画像データをＬＣＤドライバ３０
に送信するように第２バスインタフェース部４２に指示
する。ＬＣＤドライバ３０は、受信した画像データをＶ
ＲＡＭ３１に格納し、時刻ｔ8以降において、ＶＲＡＭ
３１に格納された画像データに基づいてＬＣＤパネル１
１を駆動する。
４は、時刻ｔ5において画像データの受信を終了する
と、制御バス２６、アドレスバス２７、及び、データバ
ス２８を解放する。そして、ＬＣＤコントローラ２３の
制御部４４は、時刻ｔ6において、ライト信号線３２、
制御バス３３、及び、データバス３４を介してＬＣＤド
ライバ３０にライトコマンドを送信するように第２バス
インタフェース部４２に指示し、その後、ＦＩＦＯバッ
ファ４５に格納された画像データをＬＣＤドライバ３０
に送信するように第２バスインタフェース部４２に指示
する。ＬＣＤドライバ３０は、受信した画像データをＶ
ＲＡＭ３１に格納し、時刻ｔ8以降において、ＶＲＡＭ
３１に格納された画像データに基づいてＬＣＤパネル１
１を駆動する。
【００３６】このように、ＬＣＤコントローラ２３が、
ＲＡＭ２２から画像データを受信し、受信した画像デー
タをＦＩＦＯバッファ４５に格納し、ＦＩＦＯバッファ
４５に格納された画像データをＬＣＤドライバ３０に送
信することにより、ＣＰＵ２１の画像データ送信時間を
短縮し、ＣＰＵ２１のプログラム実行時間を長くするこ
とができる。そのため、ＣＰＵ２１が、画像に伴う音声
の処理プログラム等を実行することが可能となる。ま
た、ＬＣＤコントローラ２３が、ＲＡＭ２２から画像デ
ータを読み取ってＦＩＦＯバッファ４５に格納した後に
制御バス２６、アドレスバス２７、及び、データバス２
８を開放し、その後ライト信号線３２、制御バス３３、
及び、データバス３４を介してＦＩＦＯバッファに格納
された画像データをＬＣＤドライバ３０に送信するの
で、ＣＰＵ２１が制御バス２６、アドレスバス２７、及
び、データバス２８を使用することができない時間を短
くすることができる。
ＲＡＭ２２から画像データを受信し、受信した画像デー
タをＦＩＦＯバッファ４５に格納し、ＦＩＦＯバッファ
４５に格納された画像データをＬＣＤドライバ３０に送
信することにより、ＣＰＵ２１の画像データ送信時間を
短縮し、ＣＰＵ２１のプログラム実行時間を長くするこ
とができる。そのため、ＣＰＵ２１が、画像に伴う音声
の処理プログラム等を実行することが可能となる。ま
た、ＬＣＤコントローラ２３が、ＲＡＭ２２から画像デ
ータを読み取ってＦＩＦＯバッファ４５に格納した後に
制御バス２６、アドレスバス２７、及び、データバス２
８を開放し、その後ライト信号線３２、制御バス３３、
及び、データバス３４を介してＦＩＦＯバッファに格納
された画像データをＬＣＤドライバ３０に送信するの
で、ＣＰＵ２１が制御バス２６、アドレスバス２７、及
び、データバス２８を使用することができない時間を短
くすることができる。
【００３７】なお、本実施形態においては、ＬＣＤコン
トローラ２３が、制御バス２６及びアドレスバス２７を
監視し、ＣＰＵ２１からＲＡＭ２２に画像データが送信
されたことを検出した場合に、ＲＡＭ２２から画像デー
タを読み出してＬＣＤドライバ３０に送信することとし
ているが、所定の時間間隔（例えば、１／１５秒）毎に
ＲＡＭ２２から画像データを読み出してＬＣＤドライバ
３０に送信することとしても良い。
トローラ２３が、制御バス２６及びアドレスバス２７を
監視し、ＣＰＵ２１からＲＡＭ２２に画像データが送信
されたことを検出した場合に、ＲＡＭ２２から画像デー
タを読み出してＬＣＤドライバ３０に送信することとし
ているが、所定の時間間隔（例えば、１／１５秒）毎に
ＲＡＭ２２から画像データを読み出してＬＣＤドライバ
３０に送信することとしても良い。
【００３８】また、ＬＣＤコントローラ２３が、ＬＣＤ
ドライバ３０に送信するライトコマンドの内容（例え
ば、画像データを格納するＶＲＡＭ３１内の開始アドレ
ス等）を、ＣＰＵ２１からの指示に応じて変更できるこ
ととしても良い。さらに、ＲＡＭ２２からＬＣＤドライ
バ３０への１画面分の画像データの転送が終了した後、
ＲＡＭ２２に格納された画像データが変更されていない
場合には、ＬＣＤコントローラ２３が、画像データの転
送を終了することとしても良い。
ドライバ３０に送信するライトコマンドの内容（例え
ば、画像データを格納するＶＲＡＭ３１内の開始アドレ
ス等）を、ＣＰＵ２１からの指示に応じて変更できるこ
ととしても良い。さらに、ＲＡＭ２２からＬＣＤドライ
バ３０への１画面分の画像データの転送が終了した後、
ＲＡＭ２２に格納された画像データが変更されていない
場合には、ＬＣＤコントローラ２３が、画像データの転
送を終了することとしても良い。
【００３９】また、ＬＣＤコントローラ２３が、ＲＡＭ
２２に格納された画像データではなく、ディジタルカメ
ラ又はＭＰＥＧ４デコーダから受信した画像データをＬ
ＣＤドライバ３０に転送することとしても良い。また、
ＲＡＭ２２に格納されている画像データが、Ｒ（赤）、
Ｇ（緑）、及び、Ｂ（青）の３つのデータを含む場合
に、ＬＣＤコントローラ２３が、Ｒデータの転送、Ｇデ
ータの転送、及び、Ｂデータの転送の３回に分けて画像
データの転送を行うこととしても良い。
２２に格納された画像データではなく、ディジタルカメ
ラ又はＭＰＥＧ４デコーダから受信した画像データをＬ
ＣＤドライバ３０に転送することとしても良い。また、
ＲＡＭ２２に格納されている画像データが、Ｒ（赤）、
Ｇ（緑）、及び、Ｂ（青）の３つのデータを含む場合
に、ＬＣＤコントローラ２３が、Ｒデータの転送、Ｇデ
ータの転送、及び、Ｂデータの転送の３回に分けて画像
データの転送を行うこととしても良い。
【００４０】次に、本発明の第２の実施形態に係るデー
タ転送回路として、別のＬＣＤコントローラについて説
明する。図５は、このＬＣＤコントローラの内部構成を
示す図である。図５に示すように、ＬＣＤコントローラ
５０は、第１〜第３バスインタフェース部４１〜４３
と、制御部４４と、ＦＩＦＯバッファ４５と、ルックア
ップテーブル格納部４６とを有している。ルックアップ
テーブル格納部４６は、画像データに所定の変換（例え
ば、画像データをＬＣＤパネル１０の画像表示特性に合
わせるための変換等）を行うためのルックアップテーブ
ルを格納しており、ＦＩＦＯバッファ４５に格納されて
いる画像データを変換し、第２バスインタフェース部４
２を介してＬＣＤドライバ３０に送信する。
タ転送回路として、別のＬＣＤコントローラについて説
明する。図５は、このＬＣＤコントローラの内部構成を
示す図である。図５に示すように、ＬＣＤコントローラ
５０は、第１〜第３バスインタフェース部４１〜４３
と、制御部４４と、ＦＩＦＯバッファ４５と、ルックア
ップテーブル格納部４６とを有している。ルックアップ
テーブル格納部４６は、画像データに所定の変換（例え
ば、画像データをＬＣＤパネル１０の画像表示特性に合
わせるための変換等）を行うためのルックアップテーブ
ルを格納しており、ＦＩＦＯバッファ４５に格納されて
いる画像データを変換し、第２バスインタフェース部４
２を介してＬＣＤドライバ３０に送信する。
【００４１】このように、ＬＣＤコントローラ５０が、
ルックアップテーブル格納部４６を有することにより、
ＲＡＭ２２から受信した画像データを変換してＬＣＤド
ライバ３０に送信することができる。
ルックアップテーブル格納部４６を有することにより、
ＲＡＭ２２から受信した画像データを変換してＬＣＤド
ライバ３０に送信することができる。
【００４２】次に、本発明の第２の実施形態に係る半導
体装置について説明する。図６は、本発明の第２の実施
形態に係る半導体装置を含む表示及び入力制御部の構成
を示す図である。図６に示すように、表示及び入力制御
部６０は、半導体装置６１と、ＬＣＤドライバ３０とを
含んでいる。また、半導体装置６１は、ＣＰＵ２１と、
ＲＡＭ２２と、ＬＣＤコントローラ７０と、マルチプレ
クサ８０とを有している。
体装置について説明する。図６は、本発明の第２の実施
形態に係る半導体装置を含む表示及び入力制御部の構成
を示す図である。図６に示すように、表示及び入力制御
部６０は、半導体装置６１と、ＬＣＤドライバ３０とを
含んでいる。また、半導体装置６１は、ＣＰＵ２１と、
ＲＡＭ２２と、ＬＣＤコントローラ７０と、マルチプレ
クサ８０とを有している。
【００４３】ＣＰＵ２１は、バス使用要求信号線２４、
バス使用許可信号線２５、制御バス２６、アドレスバス
２７、及び、データバス２８を介してＬＣＤコントロー
ラ７０に接続されており、ＲＡＭ２２は、制御バス２
６、アドレスバス２７、及び、データバス２８を介し
て、ＣＰＵ２１及びＬＣＤコントローラ７０に接続され
ている。ＬＣＤコントローラ７０は、ライト信号線８
１、制御バス８２、８ビット幅のデータバス８３、及
び、選択信号線８４を介してマルチプレクサ８０に接続
されている。
バス使用許可信号線２５、制御バス２６、アドレスバス
２７、及び、データバス２８を介してＬＣＤコントロー
ラ７０に接続されており、ＲＡＭ２２は、制御バス２
６、アドレスバス２７、及び、データバス２８を介し
て、ＣＰＵ２１及びＬＣＤコントローラ７０に接続され
ている。ＬＣＤコントローラ７０は、ライト信号線８
１、制御バス８２、８ビット幅のデータバス８３、及
び、選択信号線８４を介してマルチプレクサ８０に接続
されている。
【００４４】ライト信号線８１は、半導体装置６１から
ＬＣＤドライバ３０へのデータ又はコマンドの送信の開
始を示す信号であるライト信号ＸＷＲを伝送する。制御
バス８２は、半導体装置６１がデータ又はコマンドの送
受信先としてＬＣＤドライバ３０を選択することを示す
チップセレクト信号ＸＣＳ、及び半導体装置６１がデー
タとコマンドのいずれを送信するかを示すデータ／コマ
ンド切換信号Ｄ／ＸＣを伝送する。データ／コマンド切
換信号Ｄ／ＸＣは、ハイレベルの場合には半導体装置６
１がデータを送信することを示し、ローレベルの場合に
は半導体装置６１がコマンドを送信することを示す。デ
ータバス８３は、８ビット幅のデータ又はコマンドを伝
送する。マルチプレクサ８０は、制御バス２６、アドレ
スバス２７、及び、データバス２８に含まれる３２本の
信号線の内の８本の信号線を介してＣＰＵ２１に接続さ
れている。
ＬＣＤドライバ３０へのデータ又はコマンドの送信の開
始を示す信号であるライト信号ＸＷＲを伝送する。制御
バス８２は、半導体装置６１がデータ又はコマンドの送
受信先としてＬＣＤドライバ３０を選択することを示す
チップセレクト信号ＸＣＳ、及び半導体装置６１がデー
タとコマンドのいずれを送信するかを示すデータ／コマ
ンド切換信号Ｄ／ＸＣを伝送する。データ／コマンド切
換信号Ｄ／ＸＣは、ハイレベルの場合には半導体装置６
１がデータを送信することを示し、ローレベルの場合に
は半導体装置６１がコマンドを送信することを示す。デ
ータバス８３は、８ビット幅のデータ又はコマンドを伝
送する。マルチプレクサ８０は、制御バス２６、アドレ
スバス２７、及び、データバス２８に含まれる３２本の
信号線の内の８本の信号線を介してＣＰＵ２１に接続さ
れている。
【００４５】図７は、本発明の第３の実施形態に係るデ
ータ転送回路として、図６のＬＣＤコントローラ７０の
内部構成を示す図である。図７に示すように、ＬＣＤコ
ントローラ７０は、第１〜第３バスインタフェース部４
１〜４３と、制御部４４と、ＦＩＦＯバッファ４５と、
レジスタ７１とを有している。レジスタ７１は、第１バ
スインタフェース部４１を介してＣＰＵ２１から１ビッ
ト幅のデータを受信して格納し、格納されているデータ
を第２バスインタフェース部４２及び選択信号線８４を
介してマルチプレクサ８０に送信する。
ータ転送回路として、図６のＬＣＤコントローラ７０の
内部構成を示す図である。図７に示すように、ＬＣＤコ
ントローラ７０は、第１〜第３バスインタフェース部４
１〜４３と、制御部４４と、ＦＩＦＯバッファ４５と、
レジスタ７１とを有している。レジスタ７１は、第１バ
スインタフェース部４１を介してＣＰＵ２１から１ビッ
ト幅のデータを受信して格納し、格納されているデータ
を第２バスインタフェース部４２及び選択信号線８４を
介してマルチプレクサ８０に送信する。
【００４６】マルチプレクサ８０は、選択信号線８４か
らローレベルの信号を受信している場合には、ライト信
号線８１、制御バス８２、及び、データバス８３を選択
し、ライト信号線８１、制御バス８２、及び、データバ
ス８３から受信した信号をライト信号線３２、制御バス
３３、及び、データバス３４を介してＬＣＤドライバ３
０に送信する。一方、選択信号線８４からハイレベルの
信号を受信している場合には、マルチプレクサ８０は、
制御バス２６、アドレスバス２７、及び、データバス２
８を選択し、制御バス２６、アドレスバス２７、及び、
データバス２８から受信した信号をライト信号線３２、
制御バス３３、及び、データバス３４を介してＬＣＤド
ライバ３０に送信する。
らローレベルの信号を受信している場合には、ライト信
号線８１、制御バス８２、及び、データバス８３を選択
し、ライト信号線８１、制御バス８２、及び、データバ
ス８３から受信した信号をライト信号線３２、制御バス
３３、及び、データバス３４を介してＬＣＤドライバ３
０に送信する。一方、選択信号線８４からハイレベルの
信号を受信している場合には、マルチプレクサ８０は、
制御バス２６、アドレスバス２７、及び、データバス２
８を選択し、制御バス２６、アドレスバス２７、及び、
データバス２８から受信した信号をライト信号線３２、
制御バス３３、及び、データバス３４を介してＬＣＤド
ライバ３０に送信する。
【００４７】次に、半導体装置６１の動作について説明
する。まず、ＣＰＵ２１が、ＬＣＤコントローラ７０内
のレジスタ７１にローレベルのデータを送信する場合に
ついて説明する。ＣＰＵ２１は、レジスタ７１にローレ
ベルのデータを送信した後、１画面分の画像データをＲ
ＡＭ２２に送信する。マルチプレクサ８０は、レジスタ
７１に格納されているローレベルの信号を受信すると、
ライト信号線８１、制御バス８２、及び、データバス８
３を選択する。
する。まず、ＣＰＵ２１が、ＬＣＤコントローラ７０内
のレジスタ７１にローレベルのデータを送信する場合に
ついて説明する。ＣＰＵ２１は、レジスタ７１にローレ
ベルのデータを送信した後、１画面分の画像データをＲ
ＡＭ２２に送信する。マルチプレクサ８０は、レジスタ
７１に格納されているローレベルの信号を受信すると、
ライト信号線８１、制御バス８２、及び、データバス８
３を選択する。
【００４８】次に、ＬＣＤコントローラ７０が、ＲＡＭ
２２に格納されている画像データを読み取り、ＦＩＦＯ
バッファ４５に格納する。さらに、ＬＣＤコントローラ
７０は、ライト信号線８１、制御バス８２、及び、デー
タバス８３を用いて、ＦＩＦＯバッファ４５に格納され
た画像データをマルチプレクサ８０に送信する。マルチ
プレクサ８０は、ライト信号線８１、制御バス８２、及
び、データバス８３を選択しているため、ライト信号線
８１、制御バス８２、及び、データバス８３から受信し
た信号をライト信号線３２、制御バス３３、及び、デー
タバス３４を介してＬＣＤドライバ３０に送信する。
２２に格納されている画像データを読み取り、ＦＩＦＯ
バッファ４５に格納する。さらに、ＬＣＤコントローラ
７０は、ライト信号線８１、制御バス８２、及び、デー
タバス８３を用いて、ＦＩＦＯバッファ４５に格納され
た画像データをマルチプレクサ８０に送信する。マルチ
プレクサ８０は、ライト信号線８１、制御バス８２、及
び、データバス８３を選択しているため、ライト信号線
８１、制御バス８２、及び、データバス８３から受信し
た信号をライト信号線３２、制御バス３３、及び、デー
タバス３４を介してＬＣＤドライバ３０に送信する。
【００４９】次に、ＣＰＵ２１が、ＬＣＤコントローラ
７０内のレジスタ７１にハイレベルのデータを送信する
場合について説明する。まず、ＣＰＵ２１が、レジスタ
７１にハイレベルのデータを送信する。マルチプレクサ
８０は、レジスタ７１に格納されているハイレベルの信
号を選択信号線８４を介して受信すると、制御バス２
６、アドレスバス２７、及び、データバス２８を選択す
る。次に、ＣＰＵ２１が、制御バス２６、アドレスバス
２７、及び、データバス２８を介して、ライトコマンド
をマルチプレクサ８０に送信し、その後、画像データを
送信する。マルチプレクサ８０は、制御バス２６、アド
レスバス２７、及び、データバス２８から受信した信号
をライト信号線３２、制御バス３３、及び、データバス
３４を介してＬＣＤドライバ３０に送信する。
７０内のレジスタ７１にハイレベルのデータを送信する
場合について説明する。まず、ＣＰＵ２１が、レジスタ
７１にハイレベルのデータを送信する。マルチプレクサ
８０は、レジスタ７１に格納されているハイレベルの信
号を選択信号線８４を介して受信すると、制御バス２
６、アドレスバス２７、及び、データバス２８を選択す
る。次に、ＣＰＵ２１が、制御バス２６、アドレスバス
２７、及び、データバス２８を介して、ライトコマンド
をマルチプレクサ８０に送信し、その後、画像データを
送信する。マルチプレクサ８０は、制御バス２６、アド
レスバス２７、及び、データバス２８から受信した信号
をライト信号線３２、制御バス３３、及び、データバス
３４を介してＬＣＤドライバ３０に送信する。
【００５０】このように、レジスタ７１にローレベルの
データが格納されている場合には、ＬＣＤコントローラ
７０が、ＲＡＭ２２から画像データを読み取ってＬＣＤ
ドライバ３０に送信することができ、レジスタ７１にハ
イレベルのデータが格納されている場合には、ＣＰＵ２
１が、ＬＣＤドライバ３０に画像データを送信すること
ができる。従って、例えば、ＶＲＡＭ３１に格納されて
いる画像データの全部又は大部分を変更する場合（静止
画像の全部又は大部分を変更する場合、動画像を表示す
る場合等）には、レジスタ７１にローレベルのデータを
格納させることにより、ＣＰＵ２１の画像データ転送時
間を短縮し、ＣＰＵ２１のプログラム実行時間を長くす
ることができる。
データが格納されている場合には、ＬＣＤコントローラ
７０が、ＲＡＭ２２から画像データを読み取ってＬＣＤ
ドライバ３０に送信することができ、レジスタ７１にハ
イレベルのデータが格納されている場合には、ＣＰＵ２
１が、ＬＣＤドライバ３０に画像データを送信すること
ができる。従って、例えば、ＶＲＡＭ３１に格納されて
いる画像データの全部又は大部分を変更する場合（静止
画像の全部又は大部分を変更する場合、動画像を表示す
る場合等）には、レジスタ７１にローレベルのデータを
格納させることにより、ＣＰＵ２１の画像データ転送時
間を短縮し、ＣＰＵ２１のプログラム実行時間を長くす
ることができる。
【００５１】また、ＬＣＤドライバ３０内のＶＲＡＭ３
１に格納されている画像データのわずかな部分を変更す
る場合（例えば、静止画像のわずかな部分を変更する場
合等）には、レジスタ７１にハイレベルのデータを格納
させることにより、ＲＡＭ２２に格納されている１画面
分の画像データの全てをＬＣＤコントローラ７０により
転送する必要をなくすことができ、システム全体の消費
電力を低減することができる。
１に格納されている画像データのわずかな部分を変更す
る場合（例えば、静止画像のわずかな部分を変更する場
合等）には、レジスタ７１にハイレベルのデータを格納
させることにより、ＲＡＭ２２に格納されている１画面
分の画像データの全てをＬＣＤコントローラ７０により
転送する必要をなくすことができ、システム全体の消費
電力を低減することができる。
【００５２】
【発明の効果】以上述べた様に、本発明によれば、ＣＰ
Ｕのデータ送信時間を短縮するとともに、ＣＰＵがバス
を使用できない時間を短くすることができる。
Ｕのデータ送信時間を短縮するとともに、ＣＰＵがバス
を使用できない時間を短くすることができる。
【図１】 本発明の一実施形態に係る携帯装置の概要を
示す図である。
示す図である。
【図２】 本発明の第１の実施形態に係る半導体装置を
含む図１の表示及び入力制御部の構成を示す図である。
含む図１の表示及び入力制御部の構成を示す図である。
【図３】 本発明の第１の実施形態に係るデータ転送回
路として、図２のＬＣＤコントローラの構成を示す図で
ある。
路として、図２のＬＣＤコントローラの構成を示す図で
ある。
【図４】 図１の表示及び入力処理部の動作タイミング
を示すタイミングチャートである。
を示すタイミングチャートである。
【図５】 本発明の第２の実施形態に係るデータ転送回
路として、別のＬＣＤコントローラの構成を示す図であ
る。
路として、別のＬＣＤコントローラの構成を示す図であ
る。
【図６】 本発明の第２の実施形態に係る半導体装置を
含む表示及び入力制御部の構成を示す図である。
含む表示及び入力制御部の構成を示す図である。
【図７】 本発明の第３の実施形態に係るデータ転送回
路として、図６のＬＣＤコントローラの構成を示す図で
ある。
路として、図６のＬＣＤコントローラの構成を示す図で
ある。
【図８】 従来のＬＣＤ駆動回路の構成を示す図であ
る。
る。
【図９】 従来のＬＣＤ駆動回路の動作タイミングを示
すタイミングチャートである。
すタイミングチャートである。
【図１０】 従来のＬＣＤ駆動回路の構成を示す図であ
る。
る。
１ 携帯電話装置
２ アンテナ
３ 受信部
４ 送信部
５ ベースバンド処理部
６ 音声処理部
７ スピーカ
８ マイク
９ 入力部
１０ ＬＣＤパネル
１１、６０ 表示及び入力制御部
２０、６１ 半導体装置
２１、９１、１０１ ＣＰＵ
２２、１０３ ＲＡＭ
２３、５０、７０ ＬＣＤコントローラ
２４ バス使用要求信号線
２５ バス使用許可信号線
２６ 制御バス
２７ アドレスバス
２８ データバス
３０、９２、１０４ ＬＣＤドライバ
３１、９３ ＶＲＡＭ
３２、８１ ライト信号線
３３、８２ 制御バス
３４、８３、９６ データバス
４１ 第１バスインタフェース部
４２ 第２バスインタフェース部
４３ 第３バスインタフェース部
４４ 制御部
４５ ＦＩＦＯバッファ
４６ ルックアップテーブル格納部
７１ レジスタ
８０ マルチプレクサ
８４ 選択信号線
９０、１００ ＬＣＤ駆動回路
９４ 第１制御バス
９５ 第２制御バス
１０３ ＤＭＡコントローラ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６３３Ｕ
６８０ ６８０Ｓ
６８０Ｔ
６８０Ｖ
3/36 3/36
Ｆターム(参考） 5B060 MB03
5B061 GG02 PP00
5B069 BA04 LA15
5C006 AA11 AA22 AF41 BC16 BF09
BF15 BF24 FA13
5C080 AA10 BB05 CC03 DD08 FF08
FF09 JJ02 KK07 KK43
Claims (16)
- 【請求項１】 第１のバスに接続するための第１のバス
インタフェース部と、 データを格納するデータ格納部と、 第２のバスに接続するための第２のバスインタフェース
部と、 前記第１のバスを介してデータを受信するように前記第
１のバスインタフェース部を制御し、前記第１のバスイ
ンタフェース部によって受信されたデータを格納するよ
うに前記データ格納部を制御し、前記データ格納部に格
納されたデータを前記第２のバスを介して送信するよう
に前記第２のバスインタフェース部を制御する制御部
と、を具備するデータ転送回路。 - 【請求項２】 前記第１のバスがＣＰＵ及びＲＡＭに接
続され、前記第２のバスがＬＣＤドライバに接続された
ときに、前記ＣＰＵが前記ＲＡＭに送信した画像データ
を前記第１のバスを介して前記ＲＡＭから受信し、前記
ＲＡＭから受信した画像データを格納し、格納された画
像データを前記第２のバスを介して前記ＬＣＤドライバ
に送信することを特徴とする請求項１記載のデータ転送
回路。 - 【請求項３】 前記ＬＣＤドライバへの画像データの送
信時に、画像データの送信を開始することを示すライト
コマンドを前記ＬＣＤドライバに送信することを特徴と
する請求項２記載のデータ転送回路。 - 【請求項４】 前記ライトコマンドの内容を、前記ＣＰ
Ｕからの指示に応じて変更することを特徴とする請求項
３記載のデータ転送回路。 - 【請求項５】 前記ＲＡＭから受信した画像データを前
記ＬＣＤドライバに送信した後に、前記ＲＡＭに格納さ
れた画像データの変更を監視し、画像データが変更され
ていない場合に、画像データの受信及び送信を終了する
ことを特徴とする請求項２〜４のいずれか１項に記載の
データ転送回路。 - 【請求項６】 前記ＣＰＵから前記ＲＡＭへの画像デー
タの送信を監視し、前記ＣＰＵから前記ＲＡＭへの画像
データの送信が終了した場合に、前記ＣＰＵが前記ＲＡ
Ｍに送信した画像データを前記ＲＡＭから受信し、受信
した画像データを前記ＬＣＤドライバに送信することを
特徴とする請求項２〜５のいずれか１項に記載のデータ
転送回路。 - 【請求項７】 所定の時間間隔毎に、前記ＲＡＭから画
像データを受信し、受信した画像データを前記ＬＣＤド
ライバに送信することを特徴とする請求項２〜６のいず
れか１項に記載のデータ転送回路。 - 【請求項８】 前記データ格納部に格納された画像デー
タに所定の変換を行うテーブルを格納するテーブル格納
部を更に具備することを特徴とする請求項２〜７のいず
れか１項に記載のデータ転送回路。 - 【請求項９】 前記テーブル格納部が、前記データ格納
部に格納された画像データを前記ＬＣＤドライバが駆動
するＬＣＤパネルの特性に合わせて変換するテーブルを
格納することを特徴とする請求項８記載のデータ転送回
路。 - 【請求項１０】 画像データが、Ｒ（赤）データ、Ｇ
（緑）データ、及び、Ｂ（青）データを含み、前記デー
タ格納部に格納された画像データをＲデータ、Ｇデー
タ、及び、Ｂデータに分けて前記ＬＣＤドライバに送信
することを特徴とする請求項２〜９のいずれか１項に記
載のデータ転送回路。 - 【請求項１１】 第３のバスに接続するための第３のイ
ンタフェース部を更に具備し、前記第３のバスを介して
受信した画像データを格納し、格納された画像データを
前記ＬＣＤドライバに送信することを特徴とする請求項
２〜１０のいずれか１項に記載のデータ転送回路。 - 【請求項１２】 前記第３のバスが、ディジタルカメラ
又はＭＰＥＧ４デコーダに接続するためのものであるこ
とを特徴とする請求項１１記載のデータ転送回路。 - 【請求項１３】 画像データを生成するＣＰＵと、 前記ＣＰＵが生成した画像データを格納するＲＡＭと、 前記第１のバスを介して前記ＣＰＵ及び前記ＲＡＭと接
続された請求項１〜１２のいずれか１項に記載のデータ
転送回路と、を具備する半導体装置。 - 【請求項１４】 選択データを前記ＣＰＵから受信して
格納する選択データ格納部と、 前記選択データ格納部から前記選択データを受信し、前
記選択データに応じて、前記ＣＰＵから画像データを受
信して前記ＬＣＤドライバに送信し、又は前記データ転
送回路から画像データを受信して前記ＬＣＤドライバに
送信する選択回路とを更に具備する請求項１３記載の半
導体装置。 - 【請求項１５】 請求項１２又は１３に記載の半導体装
置を具備する携帯装置。 - 【請求項１６】 携帯電話装置又はＰＤＡ（携帯情報端
末）であることを特徴とする請求項１５に記載の携帯装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001283979A JP3925130B2 (ja) | 2001-09-18 | 2001-09-18 | データ転送回路、半導体装置、及び携帯装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001283979A JP3925130B2 (ja) | 2001-09-18 | 2001-09-18 | データ転送回路、半導体装置、及び携帯装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003091411A true JP2003091411A (ja) | 2003-03-28 |
| JP3925130B2 JP3925130B2 (ja) | 2007-06-06 |
Family
ID=19107384
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001283979A Expired - Fee Related JP3925130B2 (ja) | 2001-09-18 | 2001-09-18 | データ転送回路、半導体装置、及び携帯装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3925130B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100677367B1 (ko) | 2004-10-21 | 2007-02-02 | 엘지전자 주식회사 | 카메라 모듈 및 표시부 패널을 동시에 지원하는 드라이버장치 |
-
2001
- 2001-09-18 JP JP2001283979A patent/JP3925130B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100677367B1 (ko) | 2004-10-21 | 2007-02-02 | 엘지전자 주식회사 | 카메라 모듈 및 표시부 패널을 동시에 지원하는 드라이버장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3925130B2 (ja) | 2007-06-06 |
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