JP2003022212A - 双方向ｒａｍ - Google Patents
双方向ｒａｍInfo
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- JP2003022212A JP2003022212A JP2001204910A JP2001204910A JP2003022212A JP 2003022212 A JP2003022212 A JP 2003022212A JP 2001204910 A JP2001204910 A JP 2001204910A JP 2001204910 A JP2001204910 A JP 2001204910A JP 2003022212 A JP2003022212 A JP 2003022212A
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- JP
- Japan
- Prior art keywords
- data
- register
- flag
- controller
- control device
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1075—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for multiport memories each having random access ports and serial ports, e.g. video RAM
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/007—Register arrays
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Information Transfer Systems (AREA)
- Memory System (AREA)
Abstract
(57)【要約】
【課題】 倍数関係にない２つのクロック周波数により
データ入力及びデータ出力を行うことができ、構成を簡
単にした双方向ＲＡＭを提供する。 【解決手段】 第１クロック周波数によりデータ転送が
行われる第１制御機器と、第１クロック周波数と倍数関
係にない第２クロック周波数によりデータ転送が行われ
る第２制御機器間に結合され、第１データレジスタ２及
び第２データレジスタ６、第１フラグレジスタ３及び第
２フラグレジスタ７、第１コントローラ１及び第２コン
トローラ５を備え、第１コントローラ１は、第１データ
レジスタ２のデータ入力及び第２データレジスタ６のデ
ータ出力を第１クロック周波数で行い、第１データレジ
スタ２へのデータ入力時に第１フラグレジスタ３にフラ
グをセットし、第２コントローラ５は、第２データレジ
スタ６のデータ入力及び第１データレジスタ２のデータ
出力を第２クロック周波数で行い、第２データレジスタ
６へのデータ入力時に第２フラグレジスタ７にフラグを
セットする。
データ入力及びデータ出力を行うことができ、構成を簡
単にした双方向ＲＡＭを提供する。 【解決手段】 第１クロック周波数によりデータ転送が
行われる第１制御機器と、第１クロック周波数と倍数関
係にない第２クロック周波数によりデータ転送が行われ
る第２制御機器間に結合され、第１データレジスタ２及
び第２データレジスタ６、第１フラグレジスタ３及び第
２フラグレジスタ７、第１コントローラ１及び第２コン
トローラ５を備え、第１コントローラ１は、第１データ
レジスタ２のデータ入力及び第２データレジスタ６のデ
ータ出力を第１クロック周波数で行い、第１データレジ
スタ２へのデータ入力時に第１フラグレジスタ３にフラ
グをセットし、第２コントローラ５は、第２データレジ
スタ６のデータ入力及び第１データレジスタ２のデータ
出力を第２クロック周波数で行い、第２データレジスタ
６へのデータ入力時に第２フラグレジスタ７にフラグを
セットする。
Description
【０００１】
【発明の属する技術分野】本発明は、双方向ＲＡＭに係
り、特に、第１クロック周波数によってデータ転送が行
われる第１制御機器と、第１クロック周波数と異なる第
２クロック周波数によってデータ転送が行われる第２制
御機器との間に結合される双方向ＲＡＭに関する。
り、特に、第１クロック周波数によってデータ転送が行
われる第１制御機器と、第１クロック周波数と異なる第
２クロック周波数によってデータ転送が行われる第２制
御機器との間に結合される双方向ＲＡＭに関する。
【０００２】
【従来の技術】一般に、パーソナルコンピュータ等の第
１制御機器と、無線ローカルエリアネットワーク（ＬＡ
Ｎ）等の第２制御機器とを結合するためには、ＰＣＩ
（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔ
ｅｒｃｏｎｎｅｃｔ）やＰＣカード等のインターフェイ
スが使用される。ただし、第２制御機器に搭載されてい
る制御部（ＣＰＵ）にこのようなインターフェイスのサ
ポートがない場合には、第１制御機器と第２制御機器と
の間の信号制御形態の違いを吸収するためにＲＡＭを内
蔵した集積回路（ＩＣ）が必要になる。このようなＲＡ
Ｍを内蔵した集積回路（以下、この回路を単に集積回路
という）は、第１制御機器からデータが供給されたと
き、そのデータを一旦ＲＡＭ内に格納し、次いで、ＲＡ
Ｍ内に格納したデータを読み出して第２制御機器に供給
するとともに、第２制御機器からデータが供給されたと
き、同じようにそのデータを一旦ＲＡＭ内に格納し、次
いで、ＲＡＭ内に格納したデータを読み出して第１制御
機器に供給するものである。
１制御機器と、無線ローカルエリアネットワーク（ＬＡ
Ｎ）等の第２制御機器とを結合するためには、ＰＣＩ
（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔ
ｅｒｃｏｎｎｅｃｔ）やＰＣカード等のインターフェイ
スが使用される。ただし、第２制御機器に搭載されてい
る制御部（ＣＰＵ）にこのようなインターフェイスのサ
ポートがない場合には、第１制御機器と第２制御機器と
の間の信号制御形態の違いを吸収するためにＲＡＭを内
蔵した集積回路（ＩＣ）が必要になる。このようなＲＡ
Ｍを内蔵した集積回路（以下、この回路を単に集積回路
という）は、第１制御機器からデータが供給されたと
き、そのデータを一旦ＲＡＭ内に格納し、次いで、ＲＡ
Ｍ内に格納したデータを読み出して第２制御機器に供給
するとともに、第２制御機器からデータが供給されたと
き、同じようにそのデータを一旦ＲＡＭ内に格納し、次
いで、ＲＡＭ内に格納したデータを読み出して第１制御
機器に供給するものである。
【０００３】この場合、集積回路は、通常、第１制御機
器でデータ転送を行う際のクロック周波数と、第２制御
機器でデータ転送を行う際のクロック周波数とが等しい
か、一方のクロック周波数が他方のクロック周波数の整
数倍または整数分の１になっていて、集積回路を動作さ
せるクロック周波数を、第１制御機器及び第２制御機器
で用いているクロック周波数に等しく選ぶか、または、
いずれかのクロック周波数の整数倍または整数分の１に
なるように選んでいる。このように、第１制御機器と第
２制御機器、それに集積回路のクロック周波数が等しい
か、いずれかのクロック周波数の整数倍または整数分の
１になるように選んでいれば、集積回路のＲＡＭへのデ
ータ入力及びＲＡＭからのデータ出力を比較的簡単に行
なうことができ、集積回路、特にＲＡＭに関連する部分
の構成が全体的に簡素化されることになる。
器でデータ転送を行う際のクロック周波数と、第２制御
機器でデータ転送を行う際のクロック周波数とが等しい
か、一方のクロック周波数が他方のクロック周波数の整
数倍または整数分の１になっていて、集積回路を動作さ
せるクロック周波数を、第１制御機器及び第２制御機器
で用いているクロック周波数に等しく選ぶか、または、
いずれかのクロック周波数の整数倍または整数分の１に
なるように選んでいる。このように、第１制御機器と第
２制御機器、それに集積回路のクロック周波数が等しい
か、いずれかのクロック周波数の整数倍または整数分の
１になるように選んでいれば、集積回路のＲＡＭへのデ
ータ入力及びＲＡＭからのデータ出力を比較的簡単に行
なうことができ、集積回路、特にＲＡＭに関連する部分
の構成が全体的に簡素化されることになる。
【０００４】
【発明が解決しようとする課題】ところが、第１制御機
器でデータ転送を行う際のクロック周波数と、第２制御
機器でデータ転送を行う際のクロック周波数とが異な
り、しかも、一方のクロック周波数が他方のクロック周
波数の整数倍または整数分の１になっていない場合に
は、集積回路を動作させるクロック周波数をいずれかの
クロック周波数に等しくなるように、または、いずれか
のクロック周波数の整数倍または整数分の１になるよう
に選んだとしても、ＲＡＭへのデータ入力及びＲＡＭか
らのデータ出力を簡単に行なうことができなくなり、そ
の結果、これらのクロック周波数の相違を吸収する回
路、例えばバッファ回路及びその制御回路等が必要にな
るだけでなく、ＲＡＭにデータ入力する際、及び／また
は、ＲＡＭからデータ出力する際に何等かの制約が生じ
るようになり、集積回路、特にＲＡＭに関連する部分の
構成が全体的に複雑なものになり、製造コストの上昇を
招くことになる。
器でデータ転送を行う際のクロック周波数と、第２制御
機器でデータ転送を行う際のクロック周波数とが異な
り、しかも、一方のクロック周波数が他方のクロック周
波数の整数倍または整数分の１になっていない場合に
は、集積回路を動作させるクロック周波数をいずれかの
クロック周波数に等しくなるように、または、いずれか
のクロック周波数の整数倍または整数分の１になるよう
に選んだとしても、ＲＡＭへのデータ入力及びＲＡＭか
らのデータ出力を簡単に行なうことができなくなり、そ
の結果、これらのクロック周波数の相違を吸収する回
路、例えばバッファ回路及びその制御回路等が必要にな
るだけでなく、ＲＡＭにデータ入力する際、及び／また
は、ＲＡＭからデータ出力する際に何等かの制約が生じ
るようになり、集積回路、特にＲＡＭに関連する部分の
構成が全体的に複雑なものになり、製造コストの上昇を
招くことになる。
【０００５】本発明は、このような技術的背景に鑑みて
なされたもので、その目的は、倍数関係にない２つのク
ロック周波数によりデータ入力及びデータ出力を行うこ
とができ、構成を簡単にすることを可能にした双方向Ｒ
ＡＭを提供することにある。
なされたもので、その目的は、倍数関係にない２つのク
ロック周波数によりデータ入力及びデータ出力を行うこ
とができ、構成を簡単にすることを可能にした双方向Ｒ
ＡＭを提供することにある。
【０００６】
【課題を解決するための手段】前記目的を達成するため
に、本発明による双方向ＲＡＭは、第１クロック周波数
によりデータ転送が行われる第１制御機器と、第１クロ
ック周波数と倍数関係にない第２クロック周波数により
データ転送が行われる第２制御機器との間に結合され、
第１データレジスタ及び第２データレジスタと、第１フ
ラグレジスタ及び第２フラグレジスタと、第１コントロ
ーラ及び第２コントローラとを備え、第１コントローラ
は、第１データレジスタのデータ入力及び第２データレ
ジスタのデータ出力を第１クロック周波数によって行う
とともに、第１データレジスタにデータ入力されたとき
に第１フラグレジスタにフラグをセットし、第２コント
ローラは、第２データレジスタのデータ入力及び第１デ
ータレジスタのデータ出力を第２クロック周波数によっ
て行うとともに、第２データレジスタにデータ入力され
たとき第２フラグレジスタにフラグをセットする手段を
備える。
に、本発明による双方向ＲＡＭは、第１クロック周波数
によりデータ転送が行われる第１制御機器と、第１クロ
ック周波数と倍数関係にない第２クロック周波数により
データ転送が行われる第２制御機器との間に結合され、
第１データレジスタ及び第２データレジスタと、第１フ
ラグレジスタ及び第２フラグレジスタと、第１コントロ
ーラ及び第２コントローラとを備え、第１コントローラ
は、第１データレジスタのデータ入力及び第２データレ
ジスタのデータ出力を第１クロック周波数によって行う
とともに、第１データレジスタにデータ入力されたとき
に第１フラグレジスタにフラグをセットし、第２コント
ローラは、第２データレジスタのデータ入力及び第１デ
ータレジスタのデータ出力を第２クロック周波数によっ
て行うとともに、第２データレジスタにデータ入力され
たとき第２フラグレジスタにフラグをセットする手段を
備える。
【０００７】前記手段によれば、第１データレジスタの
データ入力及び第２データレジスタのデータ出力は、第
１コントローラの制御により第１クロック周波数によっ
て行っており、また、第２データレジスタのデータ入力
及び第１データレジスタのデータ出力は、第２コントロ
ーラの制御により第２クロック周波数によって行ってい
るので、第１クロック周波数と第２クロック周波数との
関係が倍数周波数関係にないとしても、第１データレジ
スタへのデータ入力及び第１データレジスタからのデー
タ出力、それに第２データレジスタへのデータ入力及び
第２データレジスタからのデータ出力を個別に行うこと
ができるようになり、構成が簡単で、製造コストの上昇
がない双方向ＲＡＭを得ることができる。
データ入力及び第２データレジスタのデータ出力は、第
１コントローラの制御により第１クロック周波数によっ
て行っており、また、第２データレジスタのデータ入力
及び第１データレジスタのデータ出力は、第２コントロ
ーラの制御により第２クロック周波数によって行ってい
るので、第１クロック周波数と第２クロック周波数との
関係が倍数周波数関係にないとしても、第１データレジ
スタへのデータ入力及び第１データレジスタからのデー
タ出力、それに第２データレジスタへのデータ入力及び
第２データレジスタからのデータ出力を個別に行うこと
ができるようになり、構成が簡単で、製造コストの上昇
がない双方向ＲＡＭを得ることができる。
【０００８】また、前記手段における第１コントローラ
は、第２フラグレジスタにフラグがセットされたことを
検出すると、第２データレジスタに入力されたデータを
第１データレジスタに転送コピーし、第２コントローラ
は、第１フラグレジスタにフラグがセットされたことを
検出すると、第１データレジスタに入力されたデータを
第２データレジスタに転送コピーする第１の構成を採用
している。
は、第２フラグレジスタにフラグがセットされたことを
検出すると、第２データレジスタに入力されたデータを
第１データレジスタに転送コピーし、第２コントローラ
は、第１フラグレジスタにフラグがセットされたことを
検出すると、第１データレジスタに入力されたデータを
第２データレジスタに転送コピーする第１の構成を採用
している。
【０００９】このような第１の構成にすれば、第１デー
タレジスタにデータが入力された際に、そのデータを第
２データレジスタに転送コピーし、第２データレジスタ
からデータを出力することができ、一方、第２データレ
ジスタにデータが入力された際に、そのデータを第１デ
ータレジスタに転送コピーし、第１データレジスタから
データを出力することができるので、第１データレジス
タ及び第２データレジスタのデータの入出力を融通性の
ある状態で行うことができる。
タレジスタにデータが入力された際に、そのデータを第
２データレジスタに転送コピーし、第２データレジスタ
からデータを出力することができ、一方、第２データレ
ジスタにデータが入力された際に、そのデータを第１デ
ータレジスタに転送コピーし、第１データレジスタから
データを出力することができるので、第１データレジス
タ及び第２データレジスタのデータの入出力を融通性の
ある状態で行うことができる。
【００１０】さらに、前記手段における第１コントロー
ラは、第２フラグレジスタにフラグがセットされている
ときに第１制御機器からのデータ入力を禁止し、第２コ
ントローラは、第１フラグレジスタにフラグがセットさ
れているときに第２制御機器からのデータ入力を禁止す
る第２の構成を採用している。
ラは、第２フラグレジスタにフラグがセットされている
ときに第１制御機器からのデータ入力を禁止し、第２コ
ントローラは、第１フラグレジスタにフラグがセットさ
れているときに第２制御機器からのデータ入力を禁止す
る第２の構成を採用している。
【００１１】このような第２の構成にすれば、第１デー
タレジスタの出力を第２データレジスタへの転送コピー
中に、第２制御機器からのデータ入力があったとき、第
２データレジスタにこの入力データが書き込まれてしま
うこと、及び、第２データレジスタの出力を第１データ
レジスタへの転送コピー中に、第１制御機器からのデー
タ入力があったとき、第１データレジスタにこの入力デ
ータが書き込まれてしまうことを防ぐことが可能にな
り、双方向ＲＡＭでデータが失われたり、データが改変
されることがなくなり、信頼性の高い双方向ＲＡＭを得
ることができる。
タレジスタの出力を第２データレジスタへの転送コピー
中に、第２制御機器からのデータ入力があったとき、第
２データレジスタにこの入力データが書き込まれてしま
うこと、及び、第２データレジスタの出力を第１データ
レジスタへの転送コピー中に、第１制御機器からのデー
タ入力があったとき、第１データレジスタにこの入力デ
ータが書き込まれてしまうことを防ぐことが可能にな
り、双方向ＲＡＭでデータが失われたり、データが改変
されることがなくなり、信頼性の高い双方向ＲＡＭを得
ることができる。
【００１２】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して説明する。
を参照して説明する。
【００１３】図１は、本発明による双方向ＲＡＭの１つ
の実施の形態を示すもので、その要部構成を示すブロッ
ク図である。
の実施の形態を示すもので、その要部構成を示すブロッ
ク図である。
【００１４】図１に示されるように、この実施の形態に
よる双方向ＲＡＭ２１は、第１コントローラ（コントロ
ーラ）１と、第１データレジスタ（データレジスタ
）２と、第１フラグレジスタ（フラグレジスタ）３
と、第１アドレスレジスタ（アドレスレジスタ）４
と、第２コントローラ（コントローラ）５と、第２デ
ータレジスタ（データレジスタ）６と、第２フラグレ
ジスタ（フラグレジスタ）７と、第２アドレスレジス
タ（アドレスレジスタ）８と、第１スイッチ（スイッ
チ）９と、第２スイッチ（スイッチ）１０と、第３
スイッチ（スイッチ）１１と、第４スイッチ（スイッ
チ）１２と、第１データ端子（ＴDATA1 ）１３と、第
１アドレス端子（ＴADR1）１４と、第１制御端子（Ｔ
CONT1 ）１５と、第１クロック端子（ＴCLK1）１６と、
第２データ端子（ＴDATA2 ）１７と、第２アドレス端子
（ＴADR2）１８と、第２制御端子（ＴCONT2 ）１９と、
第２クロック端子（ＴCLK2）２０とを備える。
よる双方向ＲＡＭ２１は、第１コントローラ（コントロ
ーラ）１と、第１データレジスタ（データレジスタ
）２と、第１フラグレジスタ（フラグレジスタ）３
と、第１アドレスレジスタ（アドレスレジスタ）４
と、第２コントローラ（コントローラ）５と、第２デ
ータレジスタ（データレジスタ）６と、第２フラグレ
ジスタ（フラグレジスタ）７と、第２アドレスレジス
タ（アドレスレジスタ）８と、第１スイッチ（スイッ
チ）９と、第２スイッチ（スイッチ）１０と、第３
スイッチ（スイッチ）１１と、第４スイッチ（スイッ
チ）１２と、第１データ端子（ＴDATA1 ）１３と、第
１アドレス端子（ＴADR1）１４と、第１制御端子（Ｔ
CONT1 ）１５と、第１クロック端子（ＴCLK1）１６と、
第２データ端子（ＴDATA2 ）１７と、第２アドレス端子
（ＴADR2）１８と、第２制御端子（ＴCONT2 ）１９と、
第２クロック端子（ＴCLK2）２０とを備える。
【００１５】この場合、図１に図示されていないが、双
方向ＲＡＭ２１の左側部分には、第１クロック周波数に
よりデータ転送が行われる第１制御機器、例えばパーソ
ナルコンピュータが接続され、一方、双方向ＲＡＭ２１
の右側部分には、第２クロック周波数によりデータ転送
が行われる第２制御機器、例えば無線ローカルエリアネ
ットワークが接続される。そして、第１クロック周波数
と第２クロック周波数とは、異なる周波数であるだけで
なく、第１クロック周波数と第２クロック周波数の関係
が倍数周波数関係にないもので、一例として、第１制御
機器で用いられる第１クロック周波数は３３ＭＨｚであ
り、第２制御機器で用いられる第２クロック周波数は２
０ＭＨｚまたはその倍数の４０ＭＨｚ、６０ＭＨｚ等で
ある。
方向ＲＡＭ２１の左側部分には、第１クロック周波数に
よりデータ転送が行われる第１制御機器、例えばパーソ
ナルコンピュータが接続され、一方、双方向ＲＡＭ２１
の右側部分には、第２クロック周波数によりデータ転送
が行われる第２制御機器、例えば無線ローカルエリアネ
ットワークが接続される。そして、第１クロック周波数
と第２クロック周波数とは、異なる周波数であるだけで
なく、第１クロック周波数と第２クロック周波数の関係
が倍数周波数関係にないもので、一例として、第１制御
機器で用いられる第１クロック周波数は３３ＭＨｚであ
り、第２制御機器で用いられる第２クロック周波数は２
０ＭＨｚまたはその倍数の４０ＭＨｚ、６０ＭＨｚ等で
ある。
【００１６】また、図１に図示されるように、双方向Ｒ
ＡＭ２１は、中間部分に縦方向の一点鎖線が引かれてい
る。この一点鎖線によって区分される領域は、クロック
周波数の変更領域を表しているもので、一点鎖線の左側
の領域、すなわち第１コントローラ１を含む領域は、主
として、第１コントローラ１の制御領域であって、その
制御に第１クロック周波数が用いられており、一点鎖線
の右側の領域、すなわち第２コントローラ５を含む領域
は、主として、第２コントローラ５の制御領域であっ
て、その制御に第２クロック周波数が用いられている。
ＡＭ２１は、中間部分に縦方向の一点鎖線が引かれてい
る。この一点鎖線によって区分される領域は、クロック
周波数の変更領域を表しているもので、一点鎖線の左側
の領域、すなわち第１コントローラ１を含む領域は、主
として、第１コントローラ１の制御領域であって、その
制御に第１クロック周波数が用いられており、一点鎖線
の右側の領域、すなわち第２コントローラ５を含む領域
は、主として、第２コントローラ５の制御領域であっ
て、その制御に第２クロック周波数が用いられている。
【００１７】さらに、双方向ＲＡＭ２１を構成する第１
コントローラ１、第１データレジスタ２、第１フラグレ
ジスタ３、第１アドレスレジスタ４、第２コントローラ
５、第２データレジスタ６、第２フラグレジスタ７、第
２アドレスレジスタ８、第１スイッチ９、第２スイッチ
１０、第３スイッチ１１、第４スイッチ１２、第１デー
タ端子１３、第１アドレス端子１４、第１制御端子１
５、第２データ端子１７、第２アドレス端子１８、第２
制御端子１９は、それぞれ、図１に図示されるように内
部接続されている。なお、第１クロック端子１６と第２
クロック端子２０は、図１に接続状態が図示されていな
いが、第１クロック端子１６は、図示されていない第１
制御機器から第１クロック周波数を受領し、第１コント
ローラ１の制御動作を、受領した第１クロック周波数に
同期させる機能を有するものであり、同様に、第２クロ
ック端子２０は、図示されていない第２制御機器から第
２クロック周波数を受領し、第２コントローラ５の制御
動作を、受領した第２クロック周波数に同期させる機能
を有するものである。
コントローラ１、第１データレジスタ２、第１フラグレ
ジスタ３、第１アドレスレジスタ４、第２コントローラ
５、第２データレジスタ６、第２フラグレジスタ７、第
２アドレスレジスタ８、第１スイッチ９、第２スイッチ
１０、第３スイッチ１１、第４スイッチ１２、第１デー
タ端子１３、第１アドレス端子１４、第１制御端子１
５、第２データ端子１７、第２アドレス端子１８、第２
制御端子１９は、それぞれ、図１に図示されるように内
部接続されている。なお、第１クロック端子１６と第２
クロック端子２０は、図１に接続状態が図示されていな
いが、第１クロック端子１６は、図示されていない第１
制御機器から第１クロック周波数を受領し、第１コント
ローラ１の制御動作を、受領した第１クロック周波数に
同期させる機能を有するものであり、同様に、第２クロ
ック端子２０は、図示されていない第２制御機器から第
２クロック周波数を受領し、第２コントローラ５の制御
動作を、受領した第２クロック周波数に同期させる機能
を有するものである。
【００１８】ここで、前記構成を有するこの実施の形態
による双方向ＲＡＭ２１の動作について説明する。
による双方向ＲＡＭ２１の動作について説明する。
【００１９】始めに、第１制御機器から双方向ＲＡＭ２
１にデータＤ1 が供給され、このデータＤ1 が第１デー
タレジスタ２及び第２データレジスタ６に書込まれる際
の動作は、次の通りである。
１にデータＤ1 が供給され、このデータＤ1 が第１デー
タレジスタ２及び第２データレジスタ６に書込まれる際
の動作は、次の通りである。
【００２０】この動作時においては、データＤ1 が第１
データ端子１３に供給され、第１データレジスタ２に対
する書込みアドレス信号ＳADが第１アドレス端子１４に
供給され、書込み制御信号ＳCTが第１制御端子１５に供
給される。第１コントローラ１は、第１制御端子１５を
通して供給された書込み制御信号ＳCTをデコードし、第
１データレジスタ２及び第１アドレスレジスタ４に対す
る書込みイネーブル信号ＳWE1 、ＳWE2 、スイッチ制御
信号、フラグビットＢFGをそれぞれ形成する。そして、
書込みイネーブル信号ＳWE1 、ＳWE2 は、第１データレ
ジスタ２及び第１アドレスレジスタ４にそれぞれ供給さ
れ、スイッチ制御信号は、第１スイッチ９及び第２スイ
ッチ１０に印加され、第１スイッチ９及び第２スイッチ
１０の可動接点を上側固定接点に切替接続して、第１ア
ドレス端子１４に供給された書込みアドレス信号ＳADを
第１スイッチ９を通して第１データレジスタ２に供給
し、第１データ端子１３に供給されたデータＤ1 を第２
スイッチ１０を通して第１データレジスタ２に供給す
る。フラグビットＢFGは第１フラグレジスタ３に供給さ
れる。このとき、第１データレジスタ２は、供給された
書込みイネーブル信号Ｓ WE1 によって、供給されたデー
タＤ1 を供給された書込みアドレス信号ＳADで指定され
たアドレスに書込む。また、第１アドレスレジスタ４
は、供給された書込みイネーブル信号ＳWE2 によって、
供給された書込みアドレス信号ＳADを書込み、第１フラ
グレジスタ３は、供給されたフラグビットＢFGによりフ
ラグがセットされる。これまでの動作は、全て第１コン
トローラ１によって制御されるもので、その制御は第１
クロック周波数によって行われる。
データ端子１３に供給され、第１データレジスタ２に対
する書込みアドレス信号ＳADが第１アドレス端子１４に
供給され、書込み制御信号ＳCTが第１制御端子１５に供
給される。第１コントローラ１は、第１制御端子１５を
通して供給された書込み制御信号ＳCTをデコードし、第
１データレジスタ２及び第１アドレスレジスタ４に対す
る書込みイネーブル信号ＳWE1 、ＳWE2 、スイッチ制御
信号、フラグビットＢFGをそれぞれ形成する。そして、
書込みイネーブル信号ＳWE1 、ＳWE2 は、第１データレ
ジスタ２及び第１アドレスレジスタ４にそれぞれ供給さ
れ、スイッチ制御信号は、第１スイッチ９及び第２スイ
ッチ１０に印加され、第１スイッチ９及び第２スイッチ
１０の可動接点を上側固定接点に切替接続して、第１ア
ドレス端子１４に供給された書込みアドレス信号ＳADを
第１スイッチ９を通して第１データレジスタ２に供給
し、第１データ端子１３に供給されたデータＤ1 を第２
スイッチ１０を通して第１データレジスタ２に供給す
る。フラグビットＢFGは第１フラグレジスタ３に供給さ
れる。このとき、第１データレジスタ２は、供給された
書込みイネーブル信号Ｓ WE1 によって、供給されたデー
タＤ1 を供給された書込みアドレス信号ＳADで指定され
たアドレスに書込む。また、第１アドレスレジスタ４
は、供給された書込みイネーブル信号ＳWE2 によって、
供給された書込みアドレス信号ＳADを書込み、第１フラ
グレジスタ３は、供給されたフラグビットＢFGによりフ
ラグがセットされる。これまでの動作は、全て第１コン
トローラ１によって制御されるもので、その制御は第１
クロック周波数によって行われる。
【００２１】第２コントローラ５は、第１フラグレジス
タ３におけるフラグのセット状態を常時ポーリング（監
視）し、フラグがセットされている、すなわちフラグビ
ットＢFGが１になったことを検出すると、第１アドレス
レジスタ４に書込まれている書込みアドレス信号ＳADを
読出す。第２コントローラ５は、読出した書込みアドレ
ス信号ＳADに応答し、第１データレジスタ２に対する読
出しイネーブル信号Ｓ RE、第２データレジスタ６に対す
る書込みイネーブル信号ＳWE3 、スイッチ制御信号、フ
ラグビットＢFG1 をそれぞれ形成する。そして、読出し
イネーブル信号ＳREは第１データレジスタ２に供給さ
れ、書込みイネーブル信号ＳWE3 、ＳWE4はそれぞれ第
２データレジスタ６及び第２アドレスレジスタ８にそれ
ぞれ供給される。スイッチ制御信号は、第３スイッチ１
１及び第４スイッチ１２に印加され、第３スイッチ１１
及び第４スイッチ１２の可動接点を上側固定接点に切替
接続して、第２コントローラ５から出力された書込みア
ドレス信号ＳADを第３スイッチ１１を通して第２データ
レジスタ６に供給し、第１データレジスタ２のデータ出
力端と第２データレジスタ６のデータ入力端とを接続す
る。フラグビットＢFG 1 は第２フラグレジスタ７に供給
される。このとき、第１データレジスタ２は、供給され
た読出しイネーブル信号ＳREによって、書込まれている
データＤ1 を供給された書込みアドレス信号ＳADで指定
されたアドレスから読出し、読出したデータＤ1 を第３
スイッチ１１を通して第２データレジスタ６に供給す
る。第２データレジスタ６は、供給された書込みイネー
ブル信号ＳWE3 によって、供給されたデータＤ1 を、供
給された書込みアドレス信号ＳADで指定されたアドレス
に書込み、データＤ1 のコピーが行われる。第２フラグ
レジスタ７は、第１データレジスタ２から第２データレ
ジスタ６へ転送コピーが終了したことを示すフラグビッ
トＢFG1 を第２コントローラ５によってセットする。こ
れまでの動作は、全て第２コントローラ５によって制御
されるもので、その制御は第２クロック周波数に基づい
て行われる。
タ３におけるフラグのセット状態を常時ポーリング（監
視）し、フラグがセットされている、すなわちフラグビ
ットＢFGが１になったことを検出すると、第１アドレス
レジスタ４に書込まれている書込みアドレス信号ＳADを
読出す。第２コントローラ５は、読出した書込みアドレ
ス信号ＳADに応答し、第１データレジスタ２に対する読
出しイネーブル信号Ｓ RE、第２データレジスタ６に対す
る書込みイネーブル信号ＳWE3 、スイッチ制御信号、フ
ラグビットＢFG1 をそれぞれ形成する。そして、読出し
イネーブル信号ＳREは第１データレジスタ２に供給さ
れ、書込みイネーブル信号ＳWE3 、ＳWE4はそれぞれ第
２データレジスタ６及び第２アドレスレジスタ８にそれ
ぞれ供給される。スイッチ制御信号は、第３スイッチ１
１及び第４スイッチ１２に印加され、第３スイッチ１１
及び第４スイッチ１２の可動接点を上側固定接点に切替
接続して、第２コントローラ５から出力された書込みア
ドレス信号ＳADを第３スイッチ１１を通して第２データ
レジスタ６に供給し、第１データレジスタ２のデータ出
力端と第２データレジスタ６のデータ入力端とを接続す
る。フラグビットＢFG 1 は第２フラグレジスタ７に供給
される。このとき、第１データレジスタ２は、供給され
た読出しイネーブル信号ＳREによって、書込まれている
データＤ1 を供給された書込みアドレス信号ＳADで指定
されたアドレスから読出し、読出したデータＤ1 を第３
スイッチ１１を通して第２データレジスタ６に供給す
る。第２データレジスタ６は、供給された書込みイネー
ブル信号ＳWE3 によって、供給されたデータＤ1 を、供
給された書込みアドレス信号ＳADで指定されたアドレス
に書込み、データＤ1 のコピーが行われる。第２フラグ
レジスタ７は、第１データレジスタ２から第２データレ
ジスタ６へ転送コピーが終了したことを示すフラグビッ
トＢFG1 を第２コントローラ５によってセットする。こ
れまでの動作は、全て第２コントローラ５によって制御
されるもので、その制御は第２クロック周波数に基づい
て行われる。
【００２２】第１コントローラ１は、第２コントローラ
５と同様に、第２フラグレジスタ７におけるフラグのセ
ット状態を常時ポーリング（監視）し、フラグがセット
されている、すなわちフラグビットＢFG1 が１になった
ことを検出すると、第１フラグレジスタ３にセットされ
ているフラグＢFGをリセットする。また、第２フラグレ
ジスタ７は、フラグがセットされた後、第１コントロー
ラ１によってフラグビットＢFG1 が１になったことを検
出することができる充分な時間が経過すると自動的にフ
ラグがリセットされる。
５と同様に、第２フラグレジスタ７におけるフラグのセ
ット状態を常時ポーリング（監視）し、フラグがセット
されている、すなわちフラグビットＢFG1 が１になった
ことを検出すると、第１フラグレジスタ３にセットされ
ているフラグＢFGをリセットする。また、第２フラグレ
ジスタ７は、フラグがセットされた後、第１コントロー
ラ１によってフラグビットＢFG1 が１になったことを検
出することができる充分な時間が経過すると自動的にフ
ラグがリセットされる。
【００２３】次に、第２制御機器から双方向ＲＡＭ２１
にデータＤ2 が供給され、このデータＤ2 が第２データ
レジスタ６及び第１データレジスタ２に書込まれる際の
動作について説明する。
にデータＤ2 が供給され、このデータＤ2 が第２データ
レジスタ６及び第１データレジスタ２に書込まれる際の
動作について説明する。
【００２４】この動作時においては、データＤ2 が第２
データ端子１７に供給され、第２データレジスタ６に対
する書込みアドレス信号ＳADが第２アドレス端子１８に
供給され、書込み制御信号ＳCTが第２制御端子１９に供
給される。第２コントローラ５は、第２制御端子１５を
通して供給された書込み制御信号ＳCTをデコードし、第
２データレジスタ６及び第２アドレスレジスタ８に対す
る書込みイネーブル信号ＳWE3 、ＳWE4 スイッチ制御信
号、フラグビットＢFGをそれぞれ形成する。そして、書
込みイネーブル信号ＳWE3 、ＳWE4 は、それぞれ第２デ
ータレジスタ２及び第２アドレスレジスタ８にそれぞれ
供給され、スイッチ制御信号は、第３スイッチ１１及び
第４スイッチ１２に印加され、第３スイッチ１１及び第
４スイッチ１２の可動接点を下側固定接点に切替接続し
て、第２アドレス端子１８に供給された書込みアドレス
信号ＳADを第３スイッチ１１を通して第２データレジス
タ６に供給し、第２データ端子１７に供給されたデータ
Ｄ2 を第４スイッチ１２を通して第２データレジスタ６
に供給する。フラグビットＢFGは第２フラグレジスタ７
に供給される。このとき、第２データレジスタ６は、供
給された書込みイネーブル信号ＳWE3 によって、供給さ
れたデータＤ2 を供給された書込みアドレス信号ＳADで
指定されたアドレスに書込む。また、第２アドレスレジ
スタ８は、供給された書込みイネーブル信号ＳWE4 によ
って、供給された書込みアドレス信号ＳADを書込み、第
２フラグレジスタ７は、供給されたフラグビットＢFGに
よりフラグがセットされる。これまでの動作は、全て第
２コントローラ５によって制御されるもので、その制御
は第２クロック周波数によって行われる。
データ端子１７に供給され、第２データレジスタ６に対
する書込みアドレス信号ＳADが第２アドレス端子１８に
供給され、書込み制御信号ＳCTが第２制御端子１９に供
給される。第２コントローラ５は、第２制御端子１５を
通して供給された書込み制御信号ＳCTをデコードし、第
２データレジスタ６及び第２アドレスレジスタ８に対す
る書込みイネーブル信号ＳWE3 、ＳWE4 スイッチ制御信
号、フラグビットＢFGをそれぞれ形成する。そして、書
込みイネーブル信号ＳWE3 、ＳWE4 は、それぞれ第２デ
ータレジスタ２及び第２アドレスレジスタ８にそれぞれ
供給され、スイッチ制御信号は、第３スイッチ１１及び
第４スイッチ１２に印加され、第３スイッチ１１及び第
４スイッチ１２の可動接点を下側固定接点に切替接続し
て、第２アドレス端子１８に供給された書込みアドレス
信号ＳADを第３スイッチ１１を通して第２データレジス
タ６に供給し、第２データ端子１７に供給されたデータ
Ｄ2 を第４スイッチ１２を通して第２データレジスタ６
に供給する。フラグビットＢFGは第２フラグレジスタ７
に供給される。このとき、第２データレジスタ６は、供
給された書込みイネーブル信号ＳWE3 によって、供給さ
れたデータＤ2 を供給された書込みアドレス信号ＳADで
指定されたアドレスに書込む。また、第２アドレスレジ
スタ８は、供給された書込みイネーブル信号ＳWE4 によ
って、供給された書込みアドレス信号ＳADを書込み、第
２フラグレジスタ７は、供給されたフラグビットＢFGに
よりフラグがセットされる。これまでの動作は、全て第
２コントローラ５によって制御されるもので、その制御
は第２クロック周波数によって行われる。
【００２５】第１コントローラ１は、第２フラグレジス
タ７におけるフラグのセット状態を常時ポーリング（監
視）し、フラグビットＢFGが１になったことを検出する
と、第２アドレスレジスタ８に書込まれている書込みア
ドレス信号ＳADを読出す。第１コントローラ１は、読出
した書込みアドレス信号ＳADに応答し、第２データレジ
スタ２に対する読出しイネーブル信号ＳRE、第１データ
レジスタ２に対する書込みイネーブル信号ＳWE1 、スイ
ッチ制御信号、フラグビットＢFGをそれぞれ形成する。
そして、読出しイネーブル信号ＳREは第２データレジス
タ６に供給され、書込みイネーブル信号ＳWE1 は第１デ
ータレジスタ２及び第１アドレスレジスタ４にそれぞれ
供給される。スイッチ制御信号は、第１スイッチ９及び
第２スイッチ１０に印加され、第１スイッチ９及び第２
スイッチ１０の可動接点を下側固定接点に切替接続し
て、第１コントローラ１から出力された書込みアドレス
信号ＳADを第１スイッチ９を通して第１データレジスタ
２に供給し、第２データレジスタ６のデータ出力端と第
１データレジスタ２のデータ入力端とを接続する。フラ
グビットＢFG1 は第１フラグレジスタ３に供給される。
このとき、第２データレジスタ６は、供給された読出し
イネーブル信号ＳREによって、書込まれているデータＤ
2 を供給された書込みアドレス信号ＳADで指定されたア
ドレスから読出し、読出したデータＤ2 を第１スイッチ
９を通して第１データレジスタ２に供給する。第１デー
タレジスタ２は、供給された書込みイネーブル信号Ｓ
WE1 によって、供給されたデータＤ2 を、供給された書
込みアドレス信号ＳADで指定されたアドレスに書込み、
データＤ2 のコピーが行われる。第１アドレスレジスタ
３は、供給された書込みイネーブル信号ＳWE2 によっ
て、供給された書込みアドレス信号ＳADを書込み、第１
フラグレジスタ３は、供給されたフラグビットＢFGによ
りフラグがセットされる。これまでの動作は、全て第１
コントローラ１によって制御されるもので、その制御は
第１クロック周波数に基づいて行われる。
タ７におけるフラグのセット状態を常時ポーリング（監
視）し、フラグビットＢFGが１になったことを検出する
と、第２アドレスレジスタ８に書込まれている書込みア
ドレス信号ＳADを読出す。第１コントローラ１は、読出
した書込みアドレス信号ＳADに応答し、第２データレジ
スタ２に対する読出しイネーブル信号ＳRE、第１データ
レジスタ２に対する書込みイネーブル信号ＳWE1 、スイ
ッチ制御信号、フラグビットＢFGをそれぞれ形成する。
そして、読出しイネーブル信号ＳREは第２データレジス
タ６に供給され、書込みイネーブル信号ＳWE1 は第１デ
ータレジスタ２及び第１アドレスレジスタ４にそれぞれ
供給される。スイッチ制御信号は、第１スイッチ９及び
第２スイッチ１０に印加され、第１スイッチ９及び第２
スイッチ１０の可動接点を下側固定接点に切替接続し
て、第１コントローラ１から出力された書込みアドレス
信号ＳADを第１スイッチ９を通して第１データレジスタ
２に供給し、第２データレジスタ６のデータ出力端と第
１データレジスタ２のデータ入力端とを接続する。フラ
グビットＢFG1 は第１フラグレジスタ３に供給される。
このとき、第２データレジスタ６は、供給された読出し
イネーブル信号ＳREによって、書込まれているデータＤ
2 を供給された書込みアドレス信号ＳADで指定されたア
ドレスから読出し、読出したデータＤ2 を第１スイッチ
９を通して第１データレジスタ２に供給する。第１デー
タレジスタ２は、供給された書込みイネーブル信号Ｓ
WE1 によって、供給されたデータＤ2 を、供給された書
込みアドレス信号ＳADで指定されたアドレスに書込み、
データＤ2 のコピーが行われる。第１アドレスレジスタ
３は、供給された書込みイネーブル信号ＳWE2 によっ
て、供給された書込みアドレス信号ＳADを書込み、第１
フラグレジスタ３は、供給されたフラグビットＢFGによ
りフラグがセットされる。これまでの動作は、全て第１
コントローラ１によって制御されるもので、その制御は
第１クロック周波数に基づいて行われる。
【００２６】第２コントローラ５は、第１フラグレジス
タ３におけるフラグのセット状態を常時ポーリング（監
視）し、フラグビットＢFG1 が１になったことを検出す
ると、第２フラグレジスタ７にセットされているフラグ
ＢFGをリセットする。また、第１フラグレジスタ３は、
フラグがセットされた後、第２コントローラ５によって
フラグビットＢFG1 が１になったことを検出することが
できる充分な時間が経過すると自動的にフラグがリセッ
トされる。
タ３におけるフラグのセット状態を常時ポーリング（監
視）し、フラグビットＢFG1 が１になったことを検出す
ると、第２フラグレジスタ７にセットされているフラグ
ＢFGをリセットする。また、第１フラグレジスタ３は、
フラグがセットされた後、第２コントローラ５によって
フラグビットＢFG1 が１になったことを検出することが
できる充分な時間が経過すると自動的にフラグがリセッ
トされる。
【００２７】なお、この実施の形態による双方向ＲＡＭ
２１においては、双方向ＲＡＭ２１の内部でデータ転送
が行われているとき、第１コントローラ１及び第２コン
トローラ５は、第１制御機器からのデータＤ1 の書込
み、または、第２制御機器からのデータＤ2 の書込み要
求があった場合、内部のデータ転送動作を優先的に実施
させ、内部のデータ転送動作が終了した段階で、第１ま
たは第２制御機器からのデータＤ1 、Ｄ2 の書込み処理
が行われる。
２１においては、双方向ＲＡＭ２１の内部でデータ転送
が行われているとき、第１コントローラ１及び第２コン
トローラ５は、第１制御機器からのデータＤ1 の書込
み、または、第２制御機器からのデータＤ2 の書込み要
求があった場合、内部のデータ転送動作を優先的に実施
させ、内部のデータ転送動作が終了した段階で、第１ま
たは第２制御機器からのデータＤ1 、Ｄ2 の書込み処理
が行われる。
【００２８】また、この実施の形態による双方向ＲＡＭ
２１において、第１コントローラ１及び第２コントロー
ラ５が同時に内部のデータ転送の指令を受けた場合、第
１コントローラ１による内部のデータ転送を優先的に実
施し、そのデータ転送が終わったとき第２コントローラ
５による内部のデータ転送を実施する。
２１において、第１コントローラ１及び第２コントロー
ラ５が同時に内部のデータ転送の指令を受けた場合、第
１コントローラ１による内部のデータ転送を優先的に実
施し、そのデータ転送が終わったとき第２コントローラ
５による内部のデータ転送を実施する。
【００２９】このように、この実施の形態による双方向
ＲＡＭ２１によれば、第１データレジスタ２のデータ入
力及び第２データレジスタ６のデータ出力は、第１コン
トローラ１の制御により第１クロック周波数によって行
い、また、第２データレジスタ６のデータ入力及び第１
データレジスタ２のデータ出力は、第２コントローラ５
の制御により第２クロック周波数によって行うので、第
１クロック周波数と第２クロック周波数との関係が倍数
周波数関係になくても、第１データレジスタ２へのデー
タ入力及び第１データレジスタ２からのデータ出力、そ
れに第２データレジスタ６へのデータ入力及び第２デー
タレジスタ６からのデータ出力を個別に行うことができ
るようになる。
ＲＡＭ２１によれば、第１データレジスタ２のデータ入
力及び第２データレジスタ６のデータ出力は、第１コン
トローラ１の制御により第１クロック周波数によって行
い、また、第２データレジスタ６のデータ入力及び第１
データレジスタ２のデータ出力は、第２コントローラ５
の制御により第２クロック周波数によって行うので、第
１クロック周波数と第２クロック周波数との関係が倍数
周波数関係になくても、第１データレジスタ２へのデー
タ入力及び第１データレジスタ２からのデータ出力、そ
れに第２データレジスタ６へのデータ入力及び第２デー
タレジスタ６からのデータ出力を個別に行うことができ
るようになる。
【００３０】
【発明の効果】以上のように、請求項１に記載の発明に
よれば、第１データレジスタのデータ入力及び第２デー
タレジスタのデータ出力は、第１コントローラの制御に
より第１クロック周波数によって行っており、また、第
２データレジスタのデータ入力及び第１データレジスタ
のデータ出力は、第２コントローラの制御により第２ク
ロック周波数によって行っているので、第１クロック周
波数と第２クロック周波数との関係が倍数周波数関係に
ないとしても、第１データレジスタへのデータ入力及び
第１データレジスタからのデータ出力、それに第２デー
タレジスタへのデータ入力及び第２データレジスタから
のデータ出力を個別に行うことができるようになり、構
成が簡単で、製造コストの上昇がない双方向ＲＡＭを得
ることができるという効果がある。
よれば、第１データレジスタのデータ入力及び第２デー
タレジスタのデータ出力は、第１コントローラの制御に
より第１クロック周波数によって行っており、また、第
２データレジスタのデータ入力及び第１データレジスタ
のデータ出力は、第２コントローラの制御により第２ク
ロック周波数によって行っているので、第１クロック周
波数と第２クロック周波数との関係が倍数周波数関係に
ないとしても、第１データレジスタへのデータ入力及び
第１データレジスタからのデータ出力、それに第２デー
タレジスタへのデータ入力及び第２データレジスタから
のデータ出力を個別に行うことができるようになり、構
成が簡単で、製造コストの上昇がない双方向ＲＡＭを得
ることができるという効果がある。
【００３１】また、請求項２に記載の発明によれば、第
１データレジスタにデータが入力された際に、そのデー
タを第２データレジスタに転送コピーし、第２データレ
ジスタからデータを出力することができ、一方、第２デ
ータレジスタにデータが入力された際に、そのデータを
第１データレジスタに転送コピーし、第１データレジス
タからデータを出力することができるので、第１データ
レジスタ及び第２データレジスタのデータの入出力を融
通性のある状態で行うことができるという効果がある。
１データレジスタにデータが入力された際に、そのデー
タを第２データレジスタに転送コピーし、第２データレ
ジスタからデータを出力することができ、一方、第２デ
ータレジスタにデータが入力された際に、そのデータを
第１データレジスタに転送コピーし、第１データレジス
タからデータを出力することができるので、第１データ
レジスタ及び第２データレジスタのデータの入出力を融
通性のある状態で行うことができるという効果がある。
【００３２】さらに、請求項２に記載の発明によれば、
第１データレジスタの出力を第２データレジスタへの転
送コピー中に、第２制御機器からのデータ入力があった
とき、第２データレジスタにこの入力データが書き込ま
れてしまうこと、及び、第２データレジスタの出力を第
１データレジスタへの転送コピー中に、第１制御機器か
らのデータ入力があったとき、第１データレジスタにこ
の入力データが書き込まれてしまうことを防ぐことが可
能になり、双方向ＲＡＭでデータが失われたり、データ
が改変されることがなくなり、信頼性の高い双方向ＲＡ
Ｍを得ることができるという効果がある。
第１データレジスタの出力を第２データレジスタへの転
送コピー中に、第２制御機器からのデータ入力があった
とき、第２データレジスタにこの入力データが書き込ま
れてしまうこと、及び、第２データレジスタの出力を第
１データレジスタへの転送コピー中に、第１制御機器か
らのデータ入力があったとき、第１データレジスタにこ
の入力データが書き込まれてしまうことを防ぐことが可
能になり、双方向ＲＡＭでデータが失われたり、データ
が改変されることがなくなり、信頼性の高い双方向ＲＡ
Ｍを得ることができるという効果がある。
【図１】本発明による双方向ＲＡＭの１つの実施の形態
を示すもので、その要部構成を示すブロック図である。
を示すもので、その要部構成を示すブロック図である。
１ 第１コントローラ（コントローラ）
２ 第１データレジスタ（データレジスタ）
３ 第１フラグレジスタ（フラグレジスタ）
４ 第１アドレスレジスタ（アドレスレジスタ）
５ 第２コントローラ（コントローラ）
６ 第２データレジスタ（データレジスタ）
７ 第２フラグレジスタ（フラグレジスタ）
８ 第２アドレスレジスタ（アドレスレジスタ）
９ 第１スイッチ（スイッチ）
１０ 第２スイッチ（スイッチ）
１１ 第３スイッチ（スイッチ）
１２ 第４スイッチ（スイッチ）
１３ 第１データ端子（ＴDATA1 ）
１４ 第１アドレス端子（ＴADR1）
１５ 第１制御端子（ＴCONT1 ）
１６ 第１クロック端子（ＴCLK1）
１７ 第２データ端子（ＴDATA2 ）
１８ 第２アドレス端子（ＴADR2）
１９ 第２制御端子（ＴCONT2 ）
２０ 第２クロック端子（ＴCLK2）
２１ 双方向ＲＡＭ
Claims (5)
- 【請求項１】 第１クロック周波数によりデータ転送が
行われる第１制御機器と、前記第１クロック周波数と倍
数関係にない第２クロック周波数によりデータ転送が行
われる第２制御機器との間に結合され、第１データレジ
スタ及び第２データレジスタと、第１フラグレジスタ及
び第２フラグレジスタと、第１コントローラ及び第２コ
ントローラとを備え、前記第１コントローラは、前記第
１データレジスタのデータ入力及び前記第２データレジ
スタのデータ出力を前記第１クロック周波数によって行
うとともに、前記第１データレジスタにデータ入力され
たときに前記第１フラグレジスタにフラグをセットし、
前記第２コントローラは、前記第２データレジスタのデ
ータ入力及び前記第１データレジスタのデータ出力を前
記第２クロック周波数によって行うとともに、前記第２
データレジスタにデータ入力されたとき前記第２フラグ
レジスタにフラグをセットすることを特徴とする双方向
ＲＡＭ。 - 【請求項２】 前記第１コントローラは、前記第２フラ
グレジスタにフラグがセットされたことを検出すると、
前記第２データレジスタに入力されたデータを前記第１
データレジスタに転送コピーし、前記第２コントローラ
は、前記第１フラグレジスタにフラグがセットされたこ
とを検出すると、前記第１データレジスタに入力された
データを前記第２データレジスタに転送コピーすること
を特徴とする請求項１に記載の双方向ＲＡＭ。 - 【請求項３】 前記第１コントローラは、前記第２フラ
グレジスタにフラグがセットされているときに前記第１
制御機器からのデータ入力を禁止し、前記第２コントロ
ーラは、前記第１フラグレジスタにフラグがセットされ
ているときに前記第２制御機器からのデータ入力を禁止
することを特徴とする請求項１に記載の双方向ＲＡＭ。 - 【請求項４】 前記第１コントローラは、前記第１制御
機器からのデータ入力の禁止にした場合、前記第１制御
機器からのデータ入力の待機状態あるいは再入力可能状
態に設定され、前記第２コントローラは、前記第２制御
機器からのデータ入力の禁止にした場合、前記第２制御
機器からのデータ入力の待機状態あるいは再入力可能状
態に設定されることを特徴とする請求項３に記載の双方
向ＲＡＭ。 - 【請求項５】 前記第１制御機器はパーソナルコンピュ
ータであり、前記第２制御機器は無線ローカルエリアネ
ットワークであることを特徴とする請求項１乃至４のい
ずれかに記載の双方向ＲＡＭ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001204910A JP2003022212A (ja) | 2001-07-05 | 2001-07-05 | 双方向ｒａｍ |
| US10/188,193 US20030009644A1 (en) | 2001-07-05 | 2002-07-01 | Bi-directional RAM for data transfer using two clock frequencies having no multiple relation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001204910A JP2003022212A (ja) | 2001-07-05 | 2001-07-05 | 双方向ｒａｍ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003022212A true JP2003022212A (ja) | 2003-01-24 |
Family
ID=19041309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001204910A Withdrawn JP2003022212A (ja) | 2001-07-05 | 2001-07-05 | 双方向ｒａｍ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20030009644A1 (ja) |
| JP (1) | JP2003022212A (ja) |
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Also Published As
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