JPH11338713A - コンピュータシステム - Google Patents

Abstract

(57)【要約】 【課題】 割込時にバスの使用が占有される時間を比較
的に短くしてシステム性能の低下を防止したコンピュー
タシステムを提供する。 【解決手段】 第１割込ソースから発せられた第１割込
要求信号を第１拡張割込コントローラの割込入力ポート
にて受信して第２割込要求信号が割込出力ポートから出
力されると、その第２割込要求信号は基本割込コントロ
ーラの割込入力ポートにて受信され、割込ベクタ値を第
１拡張割込コントローラから得てマイクロプロセッサに
供給し得る状態にした後、マイクロプロセッサに割込通
知信号を出力し、マイクロプロセッサは割込通知信号に
応答して第１拡張割込コントローラの割込入力ポートに
対応する割込ベクタ値をバスを介して直ちに得て割込処
理を開始する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、割込処理を行なう
コンピュータシステムに関する。

【０００２】

【従来の技術】コンピュータシステムにおける一般的な
割込手順は、１つの割込ソースにて割込が発生すると、
その割込のレベル値を専用線で物理的に割込コントロー
ラに通知し、通知を受けた割込コントローラはＭＰＵに
割込通知信号を出力する。通知を受けたＭＰＵは割込コ
ントローラに対しリードアクセス信号を発生することに
より、ＭＰＵが割込を受信したことを割込コントローラ
に返答通知すると共に割込ベクタ値を読み取る動作に移
る。割込コントローラは割込通知信号の出力を停止し、
割込ベクタ値を得るために割込ソースに対し割込ベクタ
値の出力を指示する。割込ソースからの割込ベクタ値を
示す応答データを割込コントローラはＭＰＵに転送す
る。よって、ＭＰＵは割込ベクタ値を得るので、その割
込ベクタ値によって定まる割込ハンドラによる割込処理
が開始される。割込処理が終了すると、ＭＰＵはバスア
クセスにより割込コントローラに対し割込処理の終了を
通知する。

【０００３】

【発明が解決しようとする課題】しかしながら、ＭＰＵ
から割込を発生した割込ソースまでの間に複数のバスブ
リッジ回路が介在している場合には、ＭＰＵが割込ベク
タ値を獲得するまでのレイテンシ（待ち時間）が長くな
る。それ故に、割込時にはバスの使用が占有される時間
が長くなり、コンピュータシステム自体の性能を低下さ
せる原因となる。

【０００４】そこで、本発明の目的は、割込時にバスの
使用が占有される時間を比較的に短くしてシステム性能
の低下を防止したコンピュータシステムを提供すること
である。

【０００５】

【課題を解決するための手段】本発明のコンピュータシ
ステムは、第１割込ソースから発せられた第１割込要求
信号を割込入力ポートにて受信して第２割込要求信号を
割込出力ポートから出力する第１拡張割込コントローラ
と、第１拡張割込コントローラから出力された第２割込
要求信号を割込入力ポートにて受信して割込通知信号を
割込出力ポートから出力する基本割込コントローラと、
割込通知信号に応答して第１拡張割込コントローラの割
込入力ポートに対応する割込ベクタ値をバスを介して得
て割込処理を開始する第１マイクロプロセッサと、を備
えたコンピュータシステムであって、基本割込コントロ
ーラは割込ベクタ値を第１拡張割込コントローラから得
てマイクロプロセッサに供給し得る状態にした後、割込
通知信号を出力することを特徴としている。

【０００６】

【作用】本発明のコンピュータシステムによれば、第１
割込ソースから発せられた第１割込要求信号を第１拡張
割込コントローラの割込入力ポートにて受信して第２割
込要求信号が割込出力ポートから出力されると、その第
２割込要求信号は基本割込コントローラの割込入力ポー
トにて受信され、割込ベクタ値を第１拡張割込コントロ
ーラから得てマイクロプロセッサに供給し得る状態にし
た後、マイクロプロセッサに割込通知信号を出力するの
で、マイクロプロセッサは割込通知信号に応答して第１
拡張割込コントローラの割込入力ポートに対応する割込
ベクタ値をバスを介して直ちに得て割込処理を開始する
ことができる。よって、割込時にバスの使用が占有され
る時間を比較的に短くすることができ、これによりコン
ピュータシステム性能の低下を防止することができる。

【０００７】

【発明の実施の形態】以下、本発明の実施例を図面を参
照しつつ詳細に説明する。図１は本発明の第１実施例で
あるところの割込コントローラを備えたコンピュータシ
ステム示している。このコンピュータシステムにおい
て、基本基板１と拡張基板２とが備えられている。基本
基板１にはＭＰＵ（マイクロプロセッシングユニット）
３が搭載されている。ＭＰＵ３はチップバス４に接続さ
れ、チップバス４とシステムバス５との間にバスブリッ
ジ回路６が設けられている。また、ＭＰＵ３の割込ポー
トには基本ＩＳＵ（基本割込コントローラ）７が接続さ
れている。なお、ＩＳＵはInterrupt Source Unitの略
である。バスブリッジ回路６はチップバス４、システム
バス５及び基本ＩＳＵ７の各間においてデータを転送す
るためのインターフェースとして動作する。基本ＩＳＵ
７は割込コントローラであり、モジュール化されてい
る。基本ＩＳＵ７には、割込入力ポートａ，ｂ，…，
Ａ，Ｂ，…及び割込出力ポートＩＮＴが設けられてい
る。割込入力ポートａ，ｂ，…は割込ソース（Ｉ／Ｏ）
８，９からの直接の入力用であり、割込入力ポートＡ，
Ｂ，…はカスケード接続の拡張基板２中の拡張ＩＳＵ１
１からの入力用である。割込出力ポートＩＮＴはＭＰＵ
３に接続されている。割込入力ポートａ，ｂ，…に接続
された割込ソース８，９は、例えば、キーボード、マウ
ス、ハードディスク等の入出力装置である。また、割込
ソース８，９はシステムバス５にも接続されている。

【０００８】一方、拡張基板２は、拡張ＩＳＵ（拡張割
込コントローラ）１１、バスブリッジ回路１２、拡張シ
ステムバス１３、及び割込ソース１４，１５を備えてい
る。拡張ＩＳＵ１１は基本ＩＳＵ７と同一の構成からな
り、割込入力ポートａ，ｂ，…，Ａ，Ｂ，…及び割込出
力ポートＩＮＴを備えている。拡張ＩＳＵ１１の割込出
力ポートＩＮＴは基本ＩＳＵ７の割込入力ポートＡに接
続され、拡張ＩＳＵ１１の割込入力ポートａ，ｂには割
込ソース１４，１５が接続されている。バスブリッジ回
路１２はシステムバス５、拡張システムバス１３及び拡
張ＩＳＵ１１のデータ入出力ポートの各間においてデー
タを転送するためのインターフェースとして動作する。
割込ソース１４，１５は拡張システムバス１３にも接続
されている。

【０００９】各ＩＳＵ７，１１には、レジスタとしてＶ
ＰＤＲ，ＢＡＤＲ，ＩＳＵＲ，ＳＴＡＴＥ，ＩＡＣＫ及
びＥＯＩが備えられている。ＶＰＤＲレジスタはベクタ
／プライオリティ領域を有し、この領域に各々割込ベク
タ値、割込レベル値、割込先ＭＰＵ番号を保持する。Ｖ
ＰＤＲレジスタはＩＳＵが受信する割込ソースの数だけ
存在する。なお、この実施例において割込レベルはその
値が大なるほど割込優先度が高いこととしている。

【００１０】ＢＡＤＲレジスタはＩＳＵを図１のように
カスケード接続する場合に、上位（ＭＰＵ）から見て下
位に接続されるＩＳＵのベースアドレス値を保持する。
また、ＢＡＤＲレジスタはＩＳＵに接続される下位ＩＳ
Ｕの数だけ存在する。ＩＳＵＲレジスタはＶＰＤＲレジ
スタ又は下位ＩＳＵからの割込ベクタ値、割込先ＭＰＵ
番号を一時的に保持する。このＩＳＵＲレジスタは本コ
ンピュータシステムにおいて予め定められた割込レベル
数だけ存在する。

【００１１】ＳＴＡＴＥレジスタはＩＳＵで処理中の割
込の状態値を保持し、割込入力毎及び割込レベル毎に存
在する。各ＩＳＵが備えるＳＴＡＴＥレジスタの数は、

【００１２】

【数１】割込入力ポート数 × 割込レベル数 である。ＩＡＣＫレジスタは拡張ＩＳＵ１１のようにＩ
ＳＵがその直ぐ上位に接続されている場合そのＩＳＵに
対し通知した割込レベル値を保持し、基本ＩＳＵ７のよ
うに直ぐ上位にＭＰＵ３が接続されている場合そのＭＰ
Ｕ３に対し通知した割込ベクタ値を保持する。ＩＡＣＫ
レジスタは各ＩＳＵに１つ存在する。

【００１３】ＥＯＩレジスタは上位のＩＳＵで処理の終
了した割込レベル値が上位のＩＳＵから書き込まれるレ
ジスタであり、各ＩＳＵに１つ存在する。先ず、基本基
板１の割込ソース８又は９からの割込時の基本的動作を
説明する。基本ＩＳＵ７においては、割込入力ポート
ａ，ｂのいずれか１の割込入力ポートに第１割込要求信
号が入力されると、その１の割込入力ポートに対応する
ＶＰＤＲレジスタの割込レベル値及び割込ベクタ値が読
み出され、その読出割込レベル値に対応するＩＳＵＲレ
ジスタに読出割込ベクタ値が保持される。ＩＳＵＲレジ
スタに保持された割込ベクタ値は更にＩＡＣＫレジスタ
に保持され、割込出力ポートＩＮＴから割込通知信号が
ＭＰＵ３に対し出力される。ＭＰＵ３は割込通知信号が
供給されると、ＩＡＣＫレジスタから割込ベクタ値を得
て、割込処理を開始する。ＭＰＵ３は割込処理を終了す
る前に１の割込入力ポートに供給した割込ソースによる
第１割込要求信号の発生をクリアさせる。ＭＰＵ３は割
込処理を終了すると、基本ＩＳＵ７のＥＯＩレジスタに
割込レベル値を書き込み、基本ＩＳＵ７においてはＥＯ
Ｉレジスタに割込レベル値が書き込まれると、該当する
ＩＳＵＲレジスタに保持された割込ベクタ値が消去され
る。これにより割込動作が終了する。

【００１４】次に、拡張基板２の割込ソース１４又は１
５からの割込時の基本的動作を説明する。拡張ＩＳＵ１
１においては、割込入力ポートａ，ｂのいずれか１の割
込入力ポートに第１割込要求信号が入力されると、その
１の割込入力ポートに対応するＶＰＤＲレジスタの割込
レベル値及び割込ベクタ値が読み出され、その読出割込
レベル値がＩＡＣＫレジスタに保持される。同時にその
割込レベル値に対応するＩＳＵＲレジスタに読出割込ベ
クタ値が保持される。そして、割込出力ポートＩＮＴか
ら第２割込要求信号が基本ＩＳＵ７の割込入力ポートＡ
に対し出力される。

【００１５】基本ＩＳＵ７においては、割込入力ポート
Ａに第２割込要求信号が入力されると、拡張ＩＳＵ１１
のＩＡＣＫレジスタに対するリードアクセス信号が発生
され、そのＩＡＣＫレジスタに保持された割込レベル値
が基本ＩＳＵ７に読み込まれる。拡張ＩＳＵ１１はリー
ドアクセス信号に応答してＩＡＣＫレジスタから割込レ
ベル値を出力すると、割込出力ポートＩＮＴの第２割込
要求信号の出力を停止する。基本ＩＳＵ７では割込レベ
ル値が分かると、その割込レベル値に対応する拡張ＩＳ
Ｕ１１のＩＳＵＲレジスタに対するリードアクセス信号
が発生され、そのＩＳＵＲレジスタに保持された割込ベ
クタ値が基本ＩＳＵ７に読み込まれ、その読込割込ベク
タ値は基本ＩＳＵ７内の同一レベルのＩＳＵＲレジスタ
に書き込まれて保持される。基本ＩＳＵ７では、ＩＳＵ
Ｒレジスタに保持された割込ベクタ値は更にＩＡＣＫレ
ジスタに保持され、割込出力ポートＩＮＴから割込通知
信号がＭＰＵ３に対し出力される。ＭＰＵ３は割込通知
信号が供給されると、ＩＳＵＲレジスタから割込ベクタ
値を得て、割込処理を開始する。ＭＰＵ３は割込処理を
終了する前に拡張ＩＳＵ１１の１の割込入力ポートに供
給した割込ソースによる第１割込要求信号の発生をクリ
アさせる。ＭＰＵ３は割込処理を終了すると、基本ＩＳ
Ｕ７のＥＯＩレジスタに割込レベル値を書き込み、基本
ＩＳＵ７においてはＥＯＩレジスタに割込レベル値が書
き込まれると、そのレベル値に該当するＩＳＵＲレジス
タに保持された割込ベクタ値が消去される。また、基本
ＩＳＵ７は拡張ＩＳＵ１１のＥＯＩレジスタに同一の割
込レベル値を書き込み、拡張ＩＳＵ１１においてはＥＯ
Ｉレジスタに割込レベル値が書き込まれると、そのレベ
ル値に該当するＩＳＵＲレジスタに保持された割込ベク
タ値が消去される。これにより割込動作が終了する。

【００１６】次に、フローチャートを用いて割込時の動
作を説明する。各ＩＳＵ７及び１１においては割込要求
受信ルーチン、割込要求送信ルーチン、ＩＡＣＫアクセ
ス受信ルーチン及びＥＯＩアクセス受信送信ルーチンが
所定の繰り返しタイミングにて図示しないプロセッサに
て個別に実行される。割込要求受信ルーチンにおいて
は、図２に示すように、先ず、割込要求信号が供給され
たか否かが判別される（ステップＳ１）。割込要求信号
がいずれかの割込入力ポートに供給されたならば、割込
要求信号は下位の拡張基板からの第２割込要求信号であ
るか否かが判別される（ステップＳ２）。基本基板１の
場合には第１割込要求信号を割込ソース８又は９から受
信し、拡張基板２の場合には第１割込要求信号を割込ソ
ース１４又は１５から受信するので、その第１割込要求
信号を発生した割込ソースに対応する割込レベル値がＶ
ＰＤＲレジスタのプライオリティフィールドから読み出
され（ステップＳ３）、その割込ソースを接続した割込
入力ポート及び読み出された割込レベルに対応するＳＴ
ＡＴＥレジスタがＩ状態からＷ状態に設定される（ステ
ップＳ４）。

【００１７】ステップＳ２の判別結果が下位の拡張基板
からの第２割込要求信号である場合には、すなわち図１
の基本ＩＳＵ７が拡張ＩＳＵ１１から第２割込要求信号
を受けた場合には、割込レベル値を拡張ＩＳＵのＩＡＣ
Ｋレジスタから読み取るようにリードアクセス信号を発
生してバスブリッジ回路に対し要求する（ステップＳ
５）。このＩＡＣＫレジスタのアドレスは第２割込要求
信号を受けた割込入力ポートに対応したＢＡＤＲxレジ
スタの値と同一の値である。xは割込入力ポート番号で
ある。バスブリッジ回路にＩＡＣＫレジスタ値である割
込レベル値が読み取られると、その割込レベル値を本Ｉ
ＳＵは自身の対応ＩＳＵＲレジスタに保持する（ステッ
プＳ６）。そして、ステップＳ４に進んで第２割込要求
信号を受けた割込入力ポート及び読み取られた割込レベ
ルに対応するＳＴＡＴＥレジスタがＩ状態からＷ状態に
設定される。このステップＳ５、Ｓ６及びＳ４の流れは
図１の構成では基本ＩＳＵ７だけが処理する部分であ
る。

【００１８】割込要求送信ルーチンにおいては、図３に
示すように、先ず、レベルｎの値がＩＳＵのサポート割
込レベル値の最高値に設定される（ステップＳ１１）。
レベルｎのＳＴＡＴＥレジスタの内容が読み取られ、そ
の読み取り内容がＶ状態と、Ｉ状態又はＡ状態と、Ｗ状
態とのいずれを示すかが判別される（ステップＳ１
２）。ステップＳ１２ではレベルｎの全てのＳＴＡＴＥ
レジスタの内容が判別される。Ｖ状態を示すＳＴＡＴＥ
レジスタがある場合にはステップＳ１１が再度実行され
る。Ｉ状態又はＡ状態を示すＳＴＡＴＥレジスタがある
場合には、レベルｎが１だけ減ぜられ（ステップＳ１
３）、レベルｎが０より大であるか否かが判別される
（ステップＳ１４）。ｎ＞０ならば、新たなレベルのＳ
ＴＡＴＥレジスタの内容についての判別がステップＳ１
２で実行される。ｎ＝０ならば、ステップＳ１１が再度
実行される。Ｗ状態を示すＳＴＡＴＥレジスタがある場
合にはステップＳ１５が実行される。

【００１９】ステップＳ１５においては、本ＩＳＵを含
む基板内の割込ソースからの割込及び本ＩＳＵを含む基
板より下位の拡張基板内の拡張ＩＳＵからの割込のうち
のいずれであるかが判別される。本ＩＳＵを含む基板内
の割込ソースから第１割込要求信号を受けた割込の場合
には、その割込ソースに対応する本ＩＳＵのＶＰＤＲレ
ジスタのベクタフィールドから割込ベクタ値が読み取ら
れてＩＳＵＲレジスタのレベルｎに対応する箇所に書き
込まれる（ステップＳ１６）。一方、下位の拡張基板内
の拡張ＩＳＵから第２割込要求信号を受けた割込の場合
には、下位の拡張基板内の拡張ＩＳＵのＩＳＵＲレジス
タから割込ベクタ値を読み取って本ＩＳＵのＩＳＵＲレ
ジスタに書き込むようにバスブリッジ回路に対し要求す
る（ステップＳ１７）。このＩＳＵＲレジスタのアドレ
スは割込を受けた割込入力ポートに対応したＢＡＤＲx
レジスタの値に割込レベル値のオフセット分を加えた値
である。ＩＳＵＲレジスタが４バイトバウンダリにマッ
ピングされている場合には、

【００２０】

【数２】 アドレス＝ＢＡＤＲxレジスタ値＋割込レベル値×４ と計算される。ステップＳ１６又はＳ１７の実行後、割
込レベル値ｎ及び割込入力ポートに対応するＳＴＡＴＥ
レジスタの状態がＷ状態からＶ状態に変えられる（ステ
ップＳ１８）。そして、本ＩＳＵが基本ＩＳＵであるか
否かが判別される（ステップＳ１９）。

【００２１】基本ＩＳＵの場合には、割込ベクタ値を当
該ＩＳＵＲレジスタから読み取ってＩＡＣＫレジスタに
書き込む（ステップＳ２０）。拡張ＩＳＵの場合には割
込レベル値をＩＡＣＫレジスタに書き込む（ステップＳ
２１）。ステップＳ２０又はＳ２１の実行後、割込出力
ポートＩＮＴから出力を発する（ステップＳ２２）。ス
テップＳ２０の実行後の場合にはステップＳ２２では割
込通知信号が発生される。ステップＳ２１の実行後の場
合にはステップＳ２２では第２割込要求信号が発生され
る。

【００２２】ステップＳ２２の実行後には、レベルｎが
１だけ減ぜられ（ステップＳ２３）、レベルｎが０より
大であるか否かが判別される（ステップＳ２４）。ｎ＞
０ならば、レベルｎのＳＴＡＴＥレジスタの内容が読み
取られ、その読み取り内容がＶ状態を示すかが判別され
る（ステップＳ２５）。Ｖ状態ではないならば、ステッ
プＳ２３が実行され、Ｖ状態の内容が判別されたなら
ば、割込レベル値ｎ及び割込入力ポートに対応するＳＴ
ＡＴＥレジスタの状態がＶ状態からＷ状態に変えられ
（ステップＳ２６）、ステップＳ１１が再度実行され
る。なお、ステップＳ２４でｎ＝０ならば、同様にステ
ップＳ１１が再度実行される。

【００２３】ＩＡＣＫアクセス受信ルーチンにおいて
は、図４に示すように、ＩＡＣＫレジスタへのリードア
クセス信号が供給されたか否かが判別される（ステップ
Ｓ３１）。図１の場合には、基本ＩＳＵ７はＭＰＵ３か
らバスブリッジ回路６を介してリードアクセス信号が供
給される。拡張ＩＳＵ１１は基本ＩＳＵ７からバスブリ
ッジ回路６，１２を介してリードアクセス信号が供給さ
れる。ＩＡＣＫレジスタへのリードアクセス信号が供給
された場合には、最も割込レベル値が高いＳＴＡＴＥレ
ジスタの状態がＶ状態からＡ状態に変化される（ステッ
プＳ３２）。そして、割込出力ポートＩＮＴの出力が停
止される（ステップＳ３３）。基本ＩＳＵ７の場合には
割込通知信号の発生が停止され、拡張ＩＳＵ１１の場合
には第２割込要求信号の発生が停止される。

【００２４】ＥＯＩアクセス受信送信ルーチンにおいて
は、図５に示すように、ＥＯＩレジスタに対するライト
アクセス信号が供給されたか否かが判別される（ステッ
プＳ４１）。ライトアクセス信号が供給された場合に
は、ライトデータに示された割込レベル値に対応するＳ
ＴＡＴＥレジスタの状態がＡ状態にある割込入力ポート
を検索し（ステップＳ４２）、下位の拡張基板からの割
込であったか否かが判別される（ステップＳ４３）。図
１の場合には基本基板１内の割込ソース８又は９からの
割込であったならば、基本ＩＳＵ７としては割込は下位
の拡張基板２からではないので、基本ＩＳＵ７では対応
するＳＴＡＴＥレジスタが示す状態がＡ状態からＩ状態
に変化される（ステップＳ４４）。また、拡張基板２内
の割込ソース１４又は１５からの割込であったならば、
拡張ＩＳＵ１１としては割込はそれより下位の拡張基板
（接続されていない）からではないので、拡張ＩＳＵ１
１では対応するＳＴＡＴＥレジスタの状態がＡ状態から
Ｉ状態に変化される（ステップＳ４４）。基本基板１内
の割込ソース８又は９からの割込ではなく下位の拡張基
板２からの割込であったと判別したならば、その下位の
拡張基板２に対してＥＯＩレジスタに対するライトアク
セス信号が発生され（ステップＳ４５）、そして、ステ
ップＳ４４が実行される。このときののアドレスは割込
を受けた割込入力ポートに対応したＢＡＤＲxレジスタ
の値に最高割込レベル値＋１のオフセット分を加えた値
である。最高割込レベル値が１５でレジスタが４バイト
バウンダリにマッピングされている場合には、

【００２５】

【数３】 アドレス＝ＢＡＤＲxレジスタ値＋（１５＋１）×４ と計算される。図６はＳＴＡＴＥレジスタが示す４つの
割込状態の関係を示しており、Ｉ状態は初期状態であ
り、割込要求信号が供給されてそれを受信すると、Ｗ状
態となる。基本ＩＳＵの場合には上位のＭＰＵに通知す
る割込ベクタ値がＩＡＣＫレジスタに準備されると、割
込状態はＷ状態からＶ状態へ変化する。拡張ＩＳＵの場
合には上位の基本ＩＳＵ又は拡張ＩＳＵに通知する割込
レベル値がＩＡＣＫレジスタに準備されると、割込状態
はＷ状態からＶ状態へ変化する。Ｖ状態に変化してもよ
り高い割込レベル値の割込要求が存在する場合には、現
在の状態はＶ状態からＷ状態に戻る。Ｖ状態にあるとき
に、ＩＡＣＫレジスタに対してＭＰＵ又は上位のＩＳＵ
からリードアクセス信号が供給されそれを受信した場合
にはＳＴＡＴＥレジスタが示す状態はＶ状態からＡ状態
へ変化する。Ａ状態にあるときに、ＥＯＩレジスタに対
してＭＰＵ又は上位のＩＳＵからライトアクセス信号が
供給されそれを受信した場合には割込状態はＡ状態から
Ｉ状態へ変化する。

【００２６】図７は本発明の第２実施例であるコンピュ
ータシステムを示している。このコンピュータシステム
においては、図１の基本基板１及び拡張基板２の他に拡
張基板１７が備えられている。拡張基板１７の構成は拡
張基板２と同一であり、拡張ＩＳＵ２１、バスブリッジ
回路２２、拡張システムバス２３、及び割込ソース２
４，２５からなる。拡張ＩＳＵ２１の割込出力ポートＩ
ＮＴは基本ＩＳＵ７の割込入力ポートＢに接続されてい
る。

【００２７】拡張基板１７自体の動作は上記した第１実
施例における拡張基板２と同一であるので、個々の動作
説明は省略する。ここでは、特別な動作例として拡張基
板２からは割込レベル値Ａの第２割込要求信号が、また
拡張基板１７からは割込レベル値Ｂの第３割込要求信号
が基本基板１の基本ＩＳＵ７に供給された場合の動作に
ついて説明する。このときの割込レベル値Ｂの割込優先
順位が割込レベル値Ａより高く、基本ＩＳＵ７に拡張基
板２からの第２割込要求信号の入力後であって、ＭＰＵ
３が割込通知信号を受信する前に基本ＩＳＵ７に拡張基
板１７からの第３割込要求信号が入力されたものとす
る。

【００２８】また、基本ＩＳＵ７において拡張ＩＳＵ１
１に対応するＢＡＤＲレジスタをＢＡＤＲＡレジスタと
し、拡張ＩＳＵ２１に対応するＢＡＤＲレジスタをＢＡ
ＤＲＢレジスタとし、ＢＡＤＲＡレジスタ及びＢＡＤＲ
Ｂレジスタには拡張基板２，１７のＩＳＵ１１，２１の
ベースアドレスが設定されているとする。先ず、拡張基
板２の拡張ＩＳＵ１１から基本ＩＳＵ７に第２割込要求
信号が供給されると、基本ＩＳＵ７は割込要求受信ルー
チンに従って拡張基板２の拡張ＩＳＵ１１のＩＡＣＫレ
ジスタの割込レベル値Ａを読み取り、割込レベル値Ａ及
び割込入力ポートＡについてのＳＴＡＴＥレジスタの状
態がＩ状態からＷ状態に変化される。基本ＩＳＵ７によ
る割込要求送信ルーチンによって割込状態がＷ状態があ
ることが検知され、拡張ＩＳＵ１１の割込レベル値Ａの
ＩＳＵＲレジスタの内容を読み込み、基本ＩＳＵ７の割
込レベル値Ａに対応するＩＳＵＲレジスタに割込ベクタ
値が書き込まれる。そして、基本ＩＳＵ７ではＩＡＣＫ
レジスタに拡張基板２からの割込ベクタ値がセットさ
れ、割込レベル値Ａ及び割込入力ポートＡについてのＳ
ＴＡＴＥレジスタの状態がＷ状態からＶ状態に変化さ
れ、割込出力ポートＩＮＴからＭＰＵ３に対し割込通知
信号が出力される。

【００２９】一方、拡張基板１７の拡張ＩＳＵ２１から
基本ＩＳＵ７の割込入力ポートＢに第３割込要求信号が
入力されると、基本ＩＳＵ７は割込要求受信ルーチンに
従って拡張基板１７の拡張ＩＳＵ２１のＩＡＣＫレジス
タの割込レベル値Ｂを読み取り、割込レベル値Ｂ及び割
込入力ポートＢについてのＳＴＡＴＥレジスタの状態が
Ｉ状態からＷ状態に変化される。基本ＩＳＵ７による割
込要求送信ルーチンによって割込状態がＷ状態があるこ
とが検知され、拡張ＩＳＵ２１の割込レベル値ＢのＩＳ
ＵＲレジスタの内容を読み込み、基本ＩＳＵ７の割込レ
ベル値Ｂに対応するＩＳＵＲレジスタに割込ベクタ値が
書き込まれる。その後、基本ＩＳＵ７においては、ＩＡ
ＣＫレジスタに拡張基板１７からの割込ベクタ値が拡張
基板２からの割込ベクタ値に上書きされ、割込レベル値
Ｂ及び割込入力ポートＢについてのＳＴＡＴＥレジスタ
の状態がＷ状態からＶ状態に変化され、割込レベル値Ａ
及び割込入力ポートＡについてのＳＴＡＴＥレジスタの
状態がＶ状態からＷ状態に変化される。

【００３０】割込出力ポートＩＮＴからＭＰＵ３に対す
る割込通知信号は出力されているので、ＭＰＵ３は割込
の発生を認識し、基本ＩＳＵ７のＩＡＣＫレジスタの内
容のリードアクセス信号が生成され、そのＩＡＣＫレジ
スタを読み取って割込ベクタ値を得る。基本ＩＳＵ７で
は割込出力ポートＩＮＴからの割込通知信号の出力が停
止される。ＭＰＵ３は割込処理を終了すると、その処理
を終了した拡張基板１７による割込によって生じた割込
レベル値Ｂを基本ＩＳＵ７のＥＯＩレジスタに書き込
む。基本ＩＳＵ７ではＥＯＩアクセス受信送信ルーチン
に従って拡張ＩＳＵ２１に対応するＥＯＩレジスタに割
込レベル値Ｂが書き込まれ、割込レベル値Ｂ及び割込入
力ポートＢについてのＳＴＡＴＥレジスタの状態がＡ状
態からＩ状態に変化される。

【００３１】その後、基本ＩＳＵ７では割込レベル値Ａ
及び割込入力ポートＡについてのＳＴＡＴＥレジスタの
状態がＷ状態であることが検知され、拡張ＩＳＵ１１の
割込レベル値ＡのＩＳＵＲレジスタの内容を再度読み込
み、基本ＩＳＵ７の割込レベル値Ａに対応するＩＳＵＲ
レジスタに割込ベクタ値が書き込まれる。そして、基本
ＩＳＵ７ではＩＡＣＫレジスタに拡張基板２からの割込
ベクタ値がセットされ、割込レベル値Ａ及び割込入力ポ
ートＡについてのＳＴＡＴＥレジスタの状態がＷ状態か
らＶ状態に変化され、割込出力ポートＩＮＴからＭＰＵ
３に対し割込通知信号が出力される。

【００３２】ＭＰＵ３は割込通知信号に応答して割込の
発生を認識し、基本ＩＳＵ７のＩＡＣＫレジスタの内容
のリードアクセス信号が生成され、そのＩＡＣＫレジス
タを読み取って割込ベクタ値を得る。基本ＩＳＵ７では
割込出力ポートＩＮＴからの割込通知信号の出力が停止
される。ＭＰＵ３は割込処理を終了すると、その処理を
終了した拡張基板２による割込によって生じた割込レベ
ル値Ａを基本ＩＳＵ７のＥＯＩレジスタに書き込む。基
本ＩＳＵ７ではＥＯＩアクセス受信送信ルーチンに従っ
て拡張ＩＳＵ１１に対応するＥＯＩレジスタに割込レベ
ル値Ａが書き込まれ、割込レベル値Ａ及び割込入力ポー
トＡについてのＳＴＡＴＥレジスタの状態がＡ状態から
Ｉ状態に変化される。

【００３３】かかる図７の構成を有するコンピュータシ
ステムにおいては、複数の拡張ＩＳＵを基本ＩＳＵに接
続することにより、システムバスに並列に拡張基板が接
続されるシステム拡張に対応した割込制御を図ることが
できる。また、割込情報の伝達に基板間を結ぶ既存のバ
ス及びバス制御回路を用いることによりＩＳＵ間の信号
ラインを１拡張当たり１ラインとすることができる。

【００３４】図８は本発明の第３実施例であるコンピュ
ータシステムを示している。このコンピュータシステム
においては、図７と同様に基本基板１、拡張基板２及び
拡張基板１７が備えられている。基本基板１及び拡張基
板２の接続は図１の構成と同様であるが、拡張基板１７
は拡張基板２に接続されている。すなわち、拡張ＩＳＵ
２１の割込出力ポートＩＮＴは拡張ＩＳＵ１１の割込入
力ポートＡに接続され、バスブリッジ回路２２は拡張基
板２の拡張システムバス１３に接続されている。よっ
て、拡張基板２は１次拡張基板をなし、拡張基板１７は
２次拡張基板をなし、拡張ＩＳＵ１１は１次拡張ＩＳＵ
をなし、拡張ＩＳＵ２１は２次拡張ＩＳＵをなしてい
る。

【００３５】ここでは、拡張基板１７の割込入力ポート
ａ又はｂに割込ソース２４又は２５から第１割込要求信
号が入力された場合について動作説明する。２次拡張Ｉ
ＳＵ２１においては、割込入力ポートａ，ｂのいずれか
１の割込入力ポートに第１割込要求信号が入力される
と、その１の割込入力ポートに対応するＶＰＤＲレジス
タの割込レベル値及び割込ベクタ値が読み出され、その
読出割込レベル値がＩＡＣＫレジスタに保持される。同
時にその割込レベル値に対応するＩＳＵＲレジスタに読
出割込ベクタ値が保持される。そして、割込出力ポート
ＩＮＴから第３割込要求信号が１次拡張ＩＳＵ１１の割
込入力ポートＡに対し出力される。

【００３６】１次拡張ＩＳＵ１１においては、割込入力
ポートＡに第３割込要求信号が入力されると、２次拡張
ＩＳＵ２１のＩＡＣＫレジスタに対するリードアクセス
信号が発生され、そのＩＡＣＫレジスタに保持された割
込レベル値が１次拡張ＩＳＵ１１に読み込まれる。２次
拡張ＩＳＵ２１はリードアクセス信号に応答してＩＡＣ
Ｋレジスタから割込レベル値を出力すると、割込出力ポ
ートＩＮＴの第３割込要求信号の出力を停止する。１次
拡張ＩＳＵ１１では割込レベル値が分かると、その割込
レベル値に対応する２次拡張ＩＳＵ２１のＩＳＵＲレジ
スタに対するリードアクセス信号が発生され、そのＩＳ
ＵＲレジスタに保持された割込ベクタ値が１次拡張ＩＳ
Ｕ１１に読み込まれ、その読込割込ベクタ値は１次拡張
ＩＳＵ１１内の同一レベルのＩＳＵＲレジスタに書き込
まれて保持される。１次拡張ＩＳＵ１１では、ＩＳＵＲ
レジスタに保持された割込ベクタ値は更にＩＡＣＫレジ
スタに保持され、割込出力ポートＩＮＴから第２割込要
求信号が基本ＩＳＵ７の割込入力ポートＡに対し出力さ
れる。

【００３７】基本ＩＳＵ７においては、割込入力ポート
Ａに第２割込要求信号が入力されると、１次拡張ＩＳＵ
１１のＩＡＣＫレジスタに対するリードアクセス信号が
発生され、そのＩＡＣＫレジスタに保持された割込レベ
ル値が基本ＩＳＵ７に読み込まれる。１次拡張ＩＳＵ１
１ではリードアクセス信号に応答してＩＡＣＫレジスタ
から割込レベル値が出力されると、割込出力ポートＩＮ
Ｔの第２割込要求信号の出力が停止される。基本ＩＳＵ
７では割込レベル値が分かると、その割込レベル値に対
応する１次拡張ＩＳＵ１１のＩＳＵＲレジスタに対する
リードアクセス信号が発生され、そのＩＳＵＲレジスタ
に保持された割込ベクタ値が基本ＩＳＵ７に読み込ま
れ、その読込割込ベクタ値は基本ＩＳＵ７内の同一レベ
ルのＩＳＵＲレジスタに書き込まれて保持される。

【００３８】基本ＩＳＵ７では、ＩＳＵＲレジスタに保
持された割込ベクタ値は更にＩＡＣＫレジスタに保持さ
れ、割込出力ポートＩＮＴから割込通知信号がＭＰＵ３
に対し出力される。ＭＰＵ３は割込通知信号が供給され
ると、ＩＳＵＲレジスタから割込ベクタ値を得て、その
割込ベクタ値で開始アドレス位置が定まる割込ハンドラ
による割込処理を開始する。ＭＰＵ３は割込処理を終了
する前に２次拡張ＩＳＵ２１の１の割込入力ポートａ又
はｂに接続された割込ソースによる第１割込要求信号の
発生をクリアさせる。ＭＰＵ３は割込処理を終了する
と、基本ＩＳＵ７のＥＯＩレジスタに割込レベル値を書
き込み、基本ＩＳＵ７においてはＥＯＩレジスタに割込
レベル値が書き込まれると、そのレベル値に該当するＩ
ＳＵＲレジスタに保持された割込ベクタ値が消去され
る。

【００３９】また、基本ＩＳＵ７は１次拡張ＩＳＵ１１
のＥＯＩレジスタに同一の割込レベル値を書き込み、１
次拡張ＩＳＵ１１においてはＥＯＩレジスタに割込レベ
ル値が書き込まれると、そのレベル値に該当するＩＳＵ
Ｒレジスタに保持された割込ベクタ値が消去される。１
次拡張ＩＳＵ１１は２次拡張ＩＳＵ２１のＥＯＩレジス
タに同一の割込レベル値を書き込み、２次拡張ＩＳＵ２
１においてはＥＯＩレジスタに割込レベル値が書き込ま
れると、そのレベル値に該当するＩＳＵＲレジスタに保
持された割込ベクタ値が消去される。

【００４０】かかる図８の構成を有するコンピュータシ
ステムによれば、ＩＳＵを多段階にカスケード接続する
ことにより、拡張基板が多段階に接続されるシステム構
成に合った割込制御構成を実現することかできる。この
カスケード接続段数は理論的には無限大にすることがで
きる。また、システムの拡張段数が多くてもそれぞれの
ＩＳＵが割込ベクタ値をプリフェッチすることにより、
ＭＰＵが割込通知を受けてから割込ベクタ値を得るまで
のレイテンシを小さくすることができる。

【００４１】図９は本発明の第４実施例であるコンピュ
ータシステムを示している。このコンピュータシステム
は、基本的には図１に示した基本基板１及び拡張基板２
が２組備えられた０／１系のホットスタンバイ型の２重
化システムである。一方の組が０系基本基板３１及び０
系拡張基板３２からなり、他方の組が１系基本基板４１
及び１系拡張基板４２からなる。

【００４２】０系基本基板３１はＭＰＵ５１、チップバ
ス５２、システムバス５３、バスブリッジ回路５４、０
系基本ＩＳＵ５５、割込ソース５６，５７、ＡＮＤ回路
５８，５９及び０系ＡＣＴ表示レジスタ６０を備えてい
る。０系基本ＩＳＵ５５の割込入力ポートＡにＡＮＤ回
路５８の出力が接続され、割込入力ポートＢにＡＮＤ回
路５９の出力が接続されている。ＡＮＤ回路５８，５９
各々の一方の入力には０系ＡＣＴ表示レジスタ６０の出
力が接続されている。

【００４３】１系基本基板４１はＭＰＵ７１、チップバ
ス７２、システムバス７３、バスブリッジ回路７４、１
系基本ＩＳＵ７５、割込ソース７６，７７、ＡＮＤ回路
７８，７９及び１系ＡＣＴ表示レジスタ８０を備えてい
る。１系基本ＩＳＵ７５の割込入力ポートＡにＡＮＤ回
路７８の出力が接続され、割込入力ポートＢにＡＮＤ回
路７９の出力が接続されている。ＡＮＤ回路７８，７９
各々の一方の入力には１系ＡＣＴ表示レジスタ８０の出
力が接続されている。

【００４４】０系拡張基板３２は、拡張ＩＳＵ８１、バ
スブリッジ回路８２、拡張システムバス８３ 、及び割
込ソース８４，８５を備えている。拡張ＩＳＵ８１の割
込出力ポートＩＮＴはＡＮＤ回路５８，７９各々の他方
の入力に接続されている。１系拡張基板４２は、拡張Ｉ
ＳＵ９１、バスブリッジ回路９２、拡張システムバス９
３ 、及び割込ソース９４，９５を備えている。拡張Ｉ
ＳＵ９１の割込出力ポートＩＮＴはＡＮＤ回路５９，７
８各々の他方の入力に接続されている。

【００４５】また、０系基本基板３１のシステムバス５
３にはバスブリッジ回路６１が接続され、１系基本基板
４１のシステムバス７３にはバスブリッジ回路６２が接
続されている。更に、バスブリッジ回路６１，６２は互
いに接続されている。、０／１系の基本基板３１，４１
は２重化動作時には必ず一方の系がアクティブ（活性）
状態となり、他方の系がスタンバイ（待機）状態とな
る。拡張基板３２，４２は常にアクティブ状態である。

【００４６】０系ＡＣＴ表示レジスタ６０及び１系ＡＣ
Ｔ表示レジスタ８０はそれを含む基本基板がアクティブ
状態であるか否かを示すレジスタである。０系ＡＣＴ表
示レジスタ６０がアクティブ状態の“１”を示すとき１
系ＡＣＴ表示レジスタ８０はスタンバイ状態の“０”を
示し、０系ＡＣＴ表示レジスタ６０がスタンバイ状態の
“０”を示すとき１系ＡＣＴ表示レジスタ８０はアクテ
ィブ状態の“１”を示す。

【００４７】０系ＡＣＴ表示レジスタ６０がアクティブ
状態の“１”を示すとき１系ＡＣＴ表示レジスタ８０は
スタンバイ状態の“０”を示すときには、０系拡張基板
３２及び１系拡張基板４２のいずれで生じた割込要求も
ＡＮＤ回路５８又は５９によって０系基本ＩＳＵ５５の
割込入力ポートに供給されるので、０系基本基板３１に
て処理される。このとき、１系基本基板４１では割込処
理は行われない。また、０系基本基板３１の０系基本Ｉ
ＳＵ５５と１系拡張基板４２の１系拡張ＩＳＵ９１とは
バスブリッジ回路５４，６１，６２，９２を介してレジ
スタ等のデータを交換する。この構成における動作は図
７の構成の場合と同様となる。

【００４８】一方、０系ＡＣＴ表示レジスタ６０がスタ
ンバイ状態の“０”を示すとき１系ＡＣＴ表示レジスタ
８０はアクティブ状態の“１”を示すときには、０系拡
張基板３２及び１系拡張基板４２のいずれで生じた割込
要求もＡＮＤ回路７８又は７９によって１系基本ＩＳＵ
７５の割込入力ポートに供給されるので、１系基本基板
４１にて処理される。このとき、０系基本基板３１では
割込処理は行われない。また、１系基本基板４１の１系
基本ＩＳＵ７５と０系拡張基板３２の０系拡張ＩＳＵ８
１とはバスブリッジ回路７４，６２，６１，８２を介し
てレジスタ等のデータを交換する。この場合の動作も図
７の構成の場合と同様となる。

【００４９】かかる図９の構成を有するコンピュータシ
ステムによれば、ホットスタンバイ型二重化構成時に、
スタンバイ系で発生した割込をアクティブ系のＭＰＵに
通知することができる。また、アクティブ・スタンバイ
系の切替の際に自動的に割込通知先をアクティブ系のＭ
ＰＵに切り替えることができる。

【００５０】

【発明の効果】以上の如く、本発明のコンピュータシス
テムによれば、第１割込ソースから発せられた第１割込
要求信号を第１拡張割込コントローラの割込入力ポート
にて受信して第２割込要求信号が割込出力ポートから出
力されると、その第２割込要求信号は基本割込コントロ
ーラの割込入力ポートにて受信され、割込ベクタ値を第
１拡張割込コントローラから得てマイクロプロセッサに
供給し得る状態にした後、マイクロプロセッサに割込通
知信号を出力するので、マイクロプロセッサは割込通知
信号に応答して第１拡張割込コントローラの割込入力ポ
ートに対応する割込ベクタ値をバスを介して直ちに得て
割込処理を開始することができる。よって、割込時にバ
スの使用が占有される時間を比較的に短くすることがで
き、これによりコンピュータシステム性能の低下を防止
することができる。

【図面の簡単な説明】

【図１】本発明の第１実施例を示すブロック図である。

【図２】割込要求受信ルーチンを示すフローチャートで
ある。

【図３】割込要求送信ルーチンを示すフローチャートで
ある。

【図４】ＩＡＣＫアクセス受信ルーチンを示すフローチ
ャートである。

【図５】ＥＯＩアクセス受信送信ルーチンを示すフロー
チャートである。

【図６】割込状態の変化を示す図である。

【図７】本発明の第２実施例を示すブロック図である。

【図８】本発明の第３実施例を示すブロック図である。

【図９】本発明の第４実施例を示すブロック図である。

【符号の説明】

１，３１，４１ 基本基板 ２，１７，３２，４２ 拡張基板 ３，５１，７１ ＭＰＵ ６，１２，２２，５４，６１，６２，７４，８２，９２
バスブリッジ回路

Claims (6)

【特許請求の範囲】
1. 【請求項１】 第１割込ソースから発せられた第１割込
   要求信号を割込入力ポートにて受信して第２割込要求信
   号を割込出力ポートから出力する第１拡張割込コントロ
   ーラと、 前記第１拡張割込コントローラから出力された第２割込
   要求信号を割込入力ポートにて受信して割込通知信号を
   割込出力ポートから出力する基本割込コントローラと、 前記割込通知信号に応答して前記第１拡張割込コントロ
   ーラの割込入力ポートに対応する割込ベクタ値をバスを
   介して得て割込処理を開始する第１マイクロプロセッサ
   と、を備えたコンピュータシステムであって、 前記基本割込コントローラは前記割込ベクタ値を前記第
   １拡張割込コントローラから得て前記マイクロプロセッ
   サに供給し得る状態にした後、前記割込通知信号を出力
   することを特徴とするコンピュータシステム。
2. 【請求項２】 前記第１拡張割込コントローラは、前記
   第１割込要求信号を受信すると、前記第１拡張割込コン
   トローラの割込入力ポートに対応する割込レベル値及び
   割込ベクタ値を予め記憶したＶＰＤＰレジスタから得
   て、割込レベル値をＩＡＣＫレジスタに保持し、割込ベ
   クタ値を割込レベル値に対応して備えられたＩＳＵＲレ
   ジスタに保持してから前記第２割込要求信号を出力し、 前記基本割込コントローラは、前記第２割込要求信号を
   受信すると、前記第１拡張割込コントローラに対して割
   込レベル値のリードアクセス信号を発生して、その割込
   レベル値を前記第１拡張割込コントローラのＩＡＣＫレ
   ジスタから読み取り、 前記第１拡張割込コントローラは、前記リードアクセス
   信号を受信すると、前記第２割込要求信号の出力を停止
   し、 前記基本割込コントローラは、読み取った割込レベル値
   に対応する割込ベクタ値のリードアクセス信号を前記第
   １拡張割込コントローラに対して発生して、その割込ベ
   クタ値を前記第１拡張割込コントローラのＩＳＵＲレジ
   スタから読み取り、読み取った割込ベクタ値を割込レベ
   ル値に対応して備えられた自身のＩＳＵＲレジスタに書
   き込み、更に、自身のＩＡＣＫレジスタに書き込んだ
   後、前記割込通知信号を出力し、 前記マイクロプロセッサは、前記割込通知信号に応答し
   て前記基本割込コントローラのＩＡＣＫレジスタから割
   込ベクタ値を読み取って前記割込処理を開始し、前記割
   込処理を終了すると、前記基本割込コントローラのＥＯ
   Ｉレジスタに対し割込レベルの書き込みの第１ライトア
   クセス信号を発生し、 前記基本割込コントローラは、前記第１ライトアクセス
   信号を受信すると、割込レベルに対応するＩＳＵＲレジ
   スタの内容を消去し、前記第１拡張割込コントローラの
   ＥＯＩレジスタに対し割込レベルの書き込みの第２ライ
   トアクセス信号を発生し、 前記第１拡張割込コントローラは、前記第２ライトアク
   セス信号を受信すると、割込レベル値に対応するＩＳＵ
   Ｒレジスタの内容を消去することを特徴とする請求項１
   記載のコンピュータシステム。
3. 【請求項３】 前記基本割込コントローラは、前記第１
   拡張割込コントローラのベースアドレス値を設定するＢ
   ＡＤＲレジスタを有することを特徴とする請求項１記載
   のコンピュータシステム。
4. 【請求項４】 第２割込ソースから発せられた第１割込
   要求信号を割込入力ポートにて受信して第３割込要求信
   号を割込出力ポートから出力する少なくとも１つの第２
   拡張割込コントローラを備え、 前記基本割込コントローラは、前記割込通知信号を割込
   出力ポートから出力した直後に、前記第２拡張割込コン
   トローラから出力された前記第３割込要求信号を前記割
   込入力ポートとは別の割込入力ポートにて受信した場合
   には、前記第１及び第２拡張割込コントローラの割込入
   力ポートについて割込レベル値が大なる方を割込ベクタ
   値を優先して前記マイクロプロセッサに供給することを
   特徴とする請求項１記載のコンピュータシステム。
5. 【請求項５】 第２割込ソースから発せられた第１割込
   要求信号を割込入力ポートにて受信して第３割込要求信
   号を割込出力ポートから出力する少なくとも１つの第２
   拡張割込コントローラを備え、 前記第１拡張割込コントローラは前記第２拡張割込コン
   トローラの前記第３割込要求信号を受信すると、更に、
   前記基本割込コントローラの割込入力ポートに対して前
   記第２割込要求信号を出力することを特徴とする請求項
   １記載のコンピュータシステム。
6. 【請求項６】 第１割込ソースから発せられた第１割込
   要求信号を割込入力ポートにて受信して第２割込要求信
   号を割込出力ポートから出力する第１拡張割込コントロ
   ーラと、 第２割込ソースから発せられた第１割込要求信号を割込
   入力ポートにて受信して第３割込要求信号を割込出力ポ
   ートから出力する第２拡張割込コントローラと、 前記第１拡張割込コントローラから出力された第２割込
   要求信号又は前記第２拡張割込コントローラから出力さ
   れた第３割込要求信号を割込入力ポートにて受信して割
   込通知信号を割込出力ポートから出力する第１基本割込
   コントローラと、 前記第１基本割込コントローラからの割込通知信号に応
   答して前記第１又は第２拡張割込コントローラの割込入
   力ポートに対応する割込ベクタ値をバスを介して得て割
   込処理を開始する第１マイクロプロセッサと、 前記第１拡張割込コントローラから出力された第２割込
   要求信号又は前記第２拡張割込コントローラから出力さ
   れた第３割込要求信号を割込入力ポートにて受信して割
   込通知信号を割込出力ポートから出力する第２基本割込
   コントローラと、 前記第２基本割込コントローラからの割込通知信号に応
   答して前記第１又は第２拡張割込コントローラの割込入
   力ポートに対応する割込ベクタ値をバスを介して得て割
   込処理を開始する第２マイクロプロセッサと、 前記第１基本割込コントローラ及び第２基本割込コント
   ローラのいずれか１一方の割込入力ポートを選択的に活
   性化状態にする選択手段と、を備えたことを特徴とする
   コンピュータシステム。