JPH03228163A - データ転送装置 - Google Patents

データ転送装置

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JPH03228163A
JPH03228163A JP2201690A JP2201690A JPH03228163A JP H03228163 A JPH03228163 A JP H03228163A JP 2201690 A JP2201690 A JP 2201690A JP 2201690 A JP2201690 A JP 2201690A JP H03228163 A JPH03228163 A JP H03228163A
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JP
Japan
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data
bus
signal
data bus
transfer
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JP2201690A
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Takeshi Hajika
羽鹿 健
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Oki Electric Industry Co Ltd
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野) 本発明は、中央処理装置を介さず、メモリと入出力装置
との間でデータ転送を行なうデータ転送装置に関する。
(従来の技術) 第2図は従来のデータ転送装置の一例を示すブロック図
である。
同図において、1は中央処理装置(以下、CPUという
。) 2はメモリ装置(以下、MEMという、)、3は
入出力装置(以下、Iloという。)、4はダイレクト
・メモリ・アクセス・コントローラ(以下、DMACと
いう。)である。5は、CPU 1とMEM2が接続さ
れたアドレスバスである。DMAC4はアドレスバス5
′を介してアドレスバス5に接続される。
CPUIから出力されたアドレス信号aは、アドレスバ
ス5を介してMEM2に与えられ、またDMAC4から
出力されたアドレス信号aはアドレスバス5′、5を介
してMEM2に与えられる。また、6はデータバスであ
って、このデータバス6にCPU 1は接続されている
。MEM2及びl103は、夫々データバス6′及び6
″を介してデータバス6に接続されている。また、BE
3〜BEOは、データバス上のどの位置のバイトデータ
が有効かを示すバイトイネーブル信号であり、CPU 
l及びDMAC4から出力されたバイトイネーブル信号
BE3〜BEOは信号線12.12’ を介してMEM
2に与えられる。また、7はl103に対するリード・
ライト制御信号(以下、I ORD/WRという。)を
送る信号線であって、CPU1及びDMAC4から出力
されたI ORD/WRb、 b’は信号線7を介して
l103に与えられる。また、8はMEM2に対するリ
ード・ライト制御信号(以下、M E M RD/WR
という。)を送る信号線であって、CPU 1及びDM
AC4から出力されたM E M RD/WRc 、 
cは信号線8を介してMEM2に与えられる。また、e
は、l103からDMAC4に対するダイレクト・メモ
リ・アクセス(以下、DMAという。)転送要求信号、
fはDMAC4からl103へのDMA転送許可信号、
gはDMAC4からCPUIに対するバス使用要求信号
、hはCPU1からDMAC4に対するバス使用許可信
号である。
次に、第3図を用いてDMA転送動作について説明する
。なお、第3図は、第2図のDMA転送動作説明のため
のタイムチャートである。
第3図(A)に示すように、TI、T2期間において、
アドレスバス5、データバス6、信号線7,8.12は
、CPU 1が使用しており、DMAC4は待機状態で
ある。ここで、T2期間において、工103がDMA転
送転送要求信号箱3図(B)に示すように論理“0” 
(ロウレベル)とすることにより、DMAC4に対して
DMA転送の要求を通知する。DMAC4は、DMA転
送転送要求信号箱理“0”になったことにより、CPt
J 1に対して、バス使用要求信号gを第3図(D)に
示すように論理“O”にし、バスを解放することを要求
する。CPU 1は、現在の処理が終了すると、バス使
用許可信号りを第3図(E)に示すように論理“0”に
することにより、DMAC4に対してバスを解放したこ
とを知らせる。DMAC4は、バス使用許可信号りによ
り、CPU 1がバスを解放したことを確認すると、l
103に対してDMA転送転送許可信号節3図(C)に
示すように論理“0”とし、DMA転送を開始したこと
を通知すると共に、MEMRD/WRc’ 、  I 
ORD/WRb’ 、バイトイネーブル信号BE3〜B
EO及びMEM2に対するアドレス信号aを出力する。
I ORD/WRb′、 MEMRD/WRc’によっ
て、MEM2とl103のうち該当する一方は、データ
バス6にデータを出力し、該当する他方はデータバス6
からそのデータを入力する。l103は、データ転送終
了により、DMA転送転送要求信号箱3図(B)に示す
ように論理“l” (ハイレベル)にしてDMA転送要
求を中止したことをDMAC4に通知する。
これにより、DMAC4は、バス使用要求信号g及びD
MA転送転送許可信号節3図(D)及び(C)に示すよ
うに論理“1”にする。CPUIはバス使用要求信号g
が論理“1“になると、再びバスを使用するためバス使
用許可信号りを第3図(E)に示すように論理“ビにし
て、ノ(スの使用を始める。第3図において、T3期間
は、上述したDMA転送のサイクルを示し、T4期間は
再びCPUがバスを使用しているサイクルを示している
(発明が解決しようとする課題) しかしながら、上述した従来のデータ転送装置では、D
MAC4がCPU1に対しバス使用要求信号gを出力し
てから、CPU 1がバスを解放するまでの間(第3図
(D)、(E)に示すt1時間)、l103のデータ転
送が待たされることになる。しかもDMA転送の回数が
多くなり、かつDMA転送の間隔が短くなるほど、CP
U 1がバスを使用できない時間が増加すると共に、l
103が待たされる時間(合計)も長くなってしまうと
いう問題があった。
また、データバス6が例えば32ビツトであっても、l
103のデータ幅が例えば8ビツトである(データバス
6″ (IOババスも8ビツトである)と、32ビツト
に対しては、8ビツトのデータ転送を4回行なう必要が
ある。このようにデータバス6の幅に対して、l103
のデータ幅が小さい場合に、DMAC4がバスを使用す
る回数が増加し、このためCPU 1は、更にバスを使
用できない時間が増加することになり、CPU 1の処
理能力の低下をもたらすという問題もあった。
そこで、本発明の目的は、このような従来の問題点に鑑
み、DMA転送を行なうに当たり、CPUがバスを解放
するまでのIloの待ち時間を少なくし、かつCPUの
処理能力を極力低下させないようにしたデータ転送装置
を提供することにある。
(課題を解決するための手段) 本発明は、DMAコントローラにより入出力装置とメモ
リ間のデータ転送を行なうデータ転送装置において、前
記入出力装置と前記メモリ間のデータバスは、前記DM
Aコントローラによって前記DMAコントローラと前記
入出力装置間の第1のデータバスと、前記DMAコント
ローラと前記メモリ間の第2のデータバスとに分離され
、更に前記DMAコントローラは、前記入出力装置ある
いは前記メモリからの転送データを一時保持しておく一
時保持回路と、この一時保持回路に、前記入出力装置あ
るいは前記メモリからのデータを組立てあるいは分割す
ることにより転送先の前記第1のデータバスあるいは第
2のデータバスのデータ幅に合わせられるように、前記
データを保持させた上で、その組立てたあるいは分割し
たデータを転送先の前記第1あるいは第2のデータバス
に送出させるべく制御する制御回路とを備えてなるもの
である。
(作用) DMAコントローラでは、入出力装置あるいはメモリか
らの転送データが一時保持回路Gこ一〇!(呆持される
。そしてDMAコントローラ内の市11卸回路は、入出
力装置あるいはメモリからのデータを組立てあるいは分
割することにより転送先の第1のデータバスあるいは第
2図のデータRスのデータ幅に合わせられるように、前
記データを−B寺イ呆持回路に保持させた上で、その組
立てたある17X4ま分割したデータを転送先の第1の
データノ<スあるいは第2のデータバスに送出させる。
そして転送データは転送先である入出力装置ある1、/
)番まメモ1ノに格納される。
(実施例) 次に、本発明の実施例について図面を用し1て説明する
第1図は本発明によるデータ転送装置の一実施例を示す
ブロック図、第5図は第1図のDMAC4′の一実施例
を示すプロ・ツク図である。第1図において、第2図と
同−又は相当部分には同符号を用いている。第5図にお
いて、第1図と同−又は相当部分には同符号を用いて5
sる。
第1図において、4′はDMAC,9はデコーダである
。CPU 1はアドレスバス5を介してMEM2及びデ
コーダ9に接続されており、CPU 1はアドレス信号
aをアドレスバス5を介してMEM2及びデコーダ9に
供給することができるようになっている。また、DMA
C4’は、アドレスバス5′を介してアドレスバス5に
接続されており、DMAC4’ はアドレス信号aをア
ドレスバス5′、5を介してMEM2に供給することが
できるようになっている。また、データバス6は、CP
U 1に接続され、かつデータバス6′を介してMEM
2に接続されている。また、データバス6は、データバ
ス10を介してDMAC4’ に接続されている。また
、CPU 1及びDMAC4’から出力されたバイトイ
ネーブル信号は、信号線12.12’を介してMEM2
に接続されている。
また、I ORD/WRはCPUIから出力され、信号
線7を介してDMAC4’ に供給されるようになって
いる。また、M E M RD/WRc 、 c ’は
夫々CPUI、DMAC4から出力され、信号線8を介
してMEM2に供給されるようになっている。
また、11はl103のデータバスであって、このデー
タバス11によって工103とDMAC4′ とが接続
されている。また、iはDMAC4′からl103に供
給される、l103に対するリード・ライト制御信号(
I ORD/WR)である。Jは、DMAC4’ に供
給するデコーダ9の出力であって、このデコーダ9の出
力jは、DMAC4’ あるいはl103がcputか
らアクセスされていることを示す信号である。
次に、DMAC4’の構成を第5図を用いて説明する。
第5図において、40は、CPUI及びMEM2側のデ
ータバッファであって、このデータバッファ40はデー
タバス10を介してデータバス6に接続されている。ま
た、41はl103側のデータバッファであって、この
データバッファ41はデータバス11を介してl103
に接続されている。また、42はDMAC4’内部のデ
ータバスであって、この内部データバス42によってデ
ータバッファ40とデータバッファ41は接続されてい
る。また、43はアドレスバッファであって、このアド
レスバッファ43は、アドレスバス5′を介してアドレ
スバス5に接続されている。また、48はバイトイネー
ブル制御回路であって、バイトイネーブル制御回路48
の出力であるバイトイネーブル信号BE3〜BEOは信
号線12’ を介して信号線12に接続されている。
また、44は、DMA転送データを保持しておく本発明
の一時保持回路としてのバッファレジスタであって、こ
のバッファレジスタ44は、データバス42′を介して
内部データバス42に接続されている。また、45はD
MA転送を制御する本発明の制御回路としてのDMA転
送制御回路、46は調停回路である。47は、DMAC
4’内部のアドレスバスであって、DMA転送制御回路
45はアドレスバス47の上位30ビツトを介してアド
レスバッファ43に接続され、下位2ビツトを介してバ
イトイネーブル制御回路48に接続されている。アドレ
スバッファ43及びバイトイネーブル制御回路48には
、DMA転送制御回路45よりアドレスバッファ43及
びバイトイネーブル制御回路48からのバイトイネーブ
ル信号の出力イネーブル信号が供給されるようになって
いる。
なお、バッファレジスタ44には、DMA転送制御回路
45よりバッファレジスタ44の出力制御信号及びバッ
ファレジスタ44に対するデータ・ライト信号βが供給
されるようになっている。
また、データバッファ41には、DMA転送制御回路4
5よりデータバッファ41の方向制御信号n及びイネー
ブル信号0が供給されるようになっている。データバッ
ファ41は、方向制御信号nが論理“O”のとき、図示
左方向に(データバス8から内部データバス42の方向
に)データを通すようになっている。また、データバッ
ファ40には、DMA転送制御回路45よりデータバッ
ファ40の方向制御信号p及びイネーブル信号qが供給
されるようになっている。データバッファ40は、方向
制御信号pが論理“O”のとき、図示右方向(データバ
ス10から内部データバス42の方向)へデータを通す
ようになっている。
また、SはMEM2に対するDMA転送要求があること
を示す信号であって、この信号SはDMA転送制御回路
45より調停回路46に供給されるようになっている。
また、tは、DMA転送(DMAC4’ とMEM2間
及びDMAC4’ とl103間)の許可信号であって
、このDMA転送許可信号tは、調停回路46よりDM
A転送制御回路45へ供給されるようになっている。ま
た、デコーダ9からの出力jは、DMA転送制御回路4
5及び調停回路46に供給されるようになっている。な
お、データバッファ40.41とアドレスバッファ43
とバッファレジスタ44とDMA転送制御回路45と調
停回路46とバイトイネーブル制御回路48は、DMA
C4’を構成する。
次に動作について説明する。
先ず、CPU 1がDMAC4’あるいはI103をア
クセスする場合、デコーダ9の出力jを論理“O”にす
る、DMAC4”のDMA転送制御回路45は出力jに
基づき、データバッファ41の方向制御信号n及びイネ
ーブル信号0、データバッファ40の方向制御信号p及
びイネーブル信号q、I ORD/WRiを動作させ、
CPUIとの間でデータのやりとりを行なう。
次にl103からMEM2へのDMA転送の動作を第6
図を用いて説明する。なお、第6図は、第1図の動作説
明のためのタイムチャートである。
第6図(C)に示すようなりMA転送要求信号e(論理
“0”)がl103からDMAC4’の調停回路46に
供給されると、調停回路46はデコーダ9の出力信号j
が論理“0”でなければ、l103に対するDMA転送
転送許可信号箱6図(D)に示すように論理”O” (
アクティブ)にする。もし、出力信号Jが論理“O”で
あるならば、出力信号jが論理“1”になるまで、調停
回路46は工103に対するDMA転送転送許可信号箱
理“0”にするのを待つ。そして、調停回路46は、D
MA転送転送許可信号箱理”O”にすると共に、DMA
転送の許可信号tを論理“0”にして、DMA転送制御
回路45に対してDMA転送の許可を知らせる。これに
より、DMA転送制御回路45は、方向制御信号nを論
理“0”にし、データバッファ41の方向を入力方向(
データバス11から内部データバス42への方向)にし
、イネーブル信号Oの何れかを論理“0”にしてデータ
バスll上のデータを内部データバス42上の所定の位
置にのせる。そして、DMA転送制御回路45は、バッ
ファレジスタ44に対するデータ・ライト信号βの何れ
かを制御することにより、バッファレジスタ44に内部
データバス42上のデータを書込む、この時、イネーブ
ル信号0及びデータ・ライト信号βの各信号について、
どの信号を論理“O”にするかは、その時のアドレス信
号a’(DMA転送制御回路45がアドレスバス47へ
送出するアドレス信号をいう。)の下位2ビツトによっ
て決定される。なお、イネーブル信号O及びデータ・ラ
イト信号βの各信号について、どの信号を論理“0”に
するかは、アドレス信号a′の下位2ビツトとの対応関
係で予め設定しておくものとする。DMAC4′は、l
103とのデータ転送が終了すると、調停回路46の工
103に対するDMA転送転送許可信号箱MA転送制御
回路45のl103゜データバッファ41.バッファレ
ジスタ44に対するI ORD/WRi 、方向制御信
号n、イネーブル信号0.データ・ライト信号βを論理
“1”とする、DMAC4’は、l103とのデータ転
送の間、CPU l側のバスを使用していないため、C
PU 1はメモリ(MEM2)のアクセス等を行なうこ
とが可能である(第6図(A)、(B)参照)、DMA
転送制御回路45は、ここでは、32ビット単位のアド
レス境界の時、即ち、アドレスが増加方向の転送時は、
アドレス信号a′の下位2ビツトが予め設定した“11
” (“00”からスタートし、“01”、“10”、
“11”とカウントするから4回データ転送が行なわれ
たことを意味する。)のとき、あるいはアドレスが減少
方向の転送時はアドレス信号a′の下位2ビツトが予め
設定した“00” (“11”からスタートし、 10
″、 “Ol”、 “00″となるから4回データ転送
が行なわれたことを意味する。)のとき、l103との
データ転送が終了すると、直ちに信号Sを論理“0”に
して、メモリ(MEM2)に対するDMA転送要求が発
生したことを通知する。なお、ここでは、DMA転送制
御回路45は、l103からバッファレジスタ44への
データ転送回数をカウントしており、カウント結果がア
ドレス信号a′の下位2ビツトになるようになっている
。また、バイトイネーブル制御回路48はアドレス信号
a′の下位2ビツトとアドレスの増減方向により、アド
レス信号aの下位2ビツトが“11” (アドレス増加
方向時)あるいは“OO” (アドレス減少方向時)に
なった時にバイトイネーブル信号BE3〜BEOを全て
“0″ (論理Oで有効)としMEM2に送出すること
により、MEM2側では、送られてくるデータがl10
3からの4回分の転送データ(32ビツト)であること
を判断することができる。次に、調停回路46は、信号
S(論理“0”)によりDMA転送要求が発生したこと
を知り、バス使用要求信号gを第6図(E)に示すよう
に論理“0” (アクティブ)にして、CPU1に対し
てバス使用要求を知らせる。CPU 1は、バスを解放
すべくバスの使用を中止し、バス使用許可信号りを第6
図(F)に示すように論理“O” (アクティブ)にす
る。これによりCPU1に変わってDMAC4’ がア
ドレスバス5、データバス6、信号線7,8.12を使
用することができる(第6図(A))。調停回路46は
、CPUIからのバス使用許可信号りが論理“O”にな
ると、DMA転送許可信号tを論理“0”にして、DM
A転送制御回路45に対してDMA転送の許可を知らせ
る。DMA転送制御回路45は、出力イネーブル信号r
を論理”O” (アクティブ)にして、MEM2に対す
るアドレス信号a′をアドレスバス47、アドレスバッ
ファ43を介してアドレスバス5′、5へと出力し、バ
イトイネーブル信号BE3〜BEOを信号線12’、1
2へ出力すると共に、バッファレジスタ44の出力制御
信号kを論理“O” (アクティブ)、データバッファ
40のイネーブル信号qを論理“O” (アクティブ)
、データム・ソファ40の方向制御信号pを論理“1”
 (内部データバス42からデータバス10への方向)
にすることにより、バッファレジスタ44に保持しであ
るデータをデータバス42′、内部データバス42゜デ
ータバッファ40.データバス10を介してデータバス
6へ出力し、M E M RD/WRc ’を動作させ
る。これにより、データバス6上のデータをMEM2に
書込む。そして、DMAC4’ とMEM2間のDMA
転送が終了すると、DMAC4′は再び信号s、g、r
、に、 q、tを論理“ビ° (インアクティブ)、信
号pを論理“0”にして待ち状態となる。バス使用要求
信号gが第6図(E)に示すように論理“ビになったこ
とにより、CPU lは、バス使用許可信号りを第6図
(F)に示すように論理“1” (インアクティブ)に
する。そしてCPU1は、第6図(A)に示すようにア
ドレスバス5、データバス6、信号線7,8.12を使
用することができる。
以上は、l103からMEM2へのDMA転送動作であ
るが、逆にMEM2からl103へのDMA転送では、
次のように行なう。即ち、DMAC4’ は、MEM2
からリードした32ビツトのデータを一旦バッファレジ
スタ44に保持しておき、l103からのDMA転送要
求の発生によりバッファレジスタ44のデータを分割し
てT103ヘデータを転送するようにする。本例では、
データバス6.1oは32ビツトであり、データバス1
1は8ビツトであるから、バッファレジスタ44のデー
タ32ビツト分を4分割して、l103ヘデータ転送す
る(8ビツトずつ4回データ転送を行なう)ことになる
次に本発明のDMAC4’によるデータ転送と従来のD
MAC4によるデータ転送の動作例を夫々第6図、第4
図に示す。なお、第4図は、第2図の他の動作例を示す
タイムチャートであり、第3図と同様に説明されるので
、説明を省略する。
本発明では、l103とMEM2間のデータバスは、D
MAC4’によって、DMAC4’ とl103間のデ
ータバス11(本発明の第1のデータバス)と、DMA
C4’ とMEM2間のデータバス10.6(本発明の
第2のデータバス)とに分離されているので、DMAC
によるデータ転送に当たり、工103の待ち時間は、D
MAC4’との関係で決まる。即ち、l103のDMA
C4′に対するDMA転送要求に対し、DMAC4′か
らDMA転送許可があれば、l103はデータ転送を開
始することができ(第6図(B)〜(D))、従来のよ
うにCPU1の許可を必要としないので、l103のデ
ータ転送の待ち時間が従来に比べ短くなる(第4図(A
)〜(E)。
第6図(B)〜(D)) 更に、l103とMEM2間
のデータ転送時に、DMAC4内部にてデータ幅の大き
い方のデータバス、即ちMEM2側のデータバス10.
6のデータ幅にすべくデータ幅の組立てを行ない(ME
M2へデータ転送する場合)、またMEM2側のデータ
バス10.6のデータ幅の分解を行なう(I103ヘデ
ータ転送する場合)ので、本例では32ビツトのデータ
を転送するのに、データバス10.6を1回の転送使用
でよく、従来のように4回に分けて転送する必要がなく
、また32ビツト幅になるようにデータを組立てている
とき(例えばl103からDMAC4′のバッファレジ
スタ44に4回のデータ転送を行なっているとき)はC
PU 1はアドレスバス5、データバス6、信号線7.
8を使用することができる。従ってCPU 1のアドレ
スバス5、データバス6、信号線7,8.12の使用で
きる時間が従来に比べ増加させることができ、CPU 
1の処理能力の向上が図られると共に、l103のデー
タ転送速度も向上させることができる。
本発明は本実施例に限定されることなく、本発明の要旨
を逸脱しない範囲で種々の応用及び変形が考えられる。
本実施例では、データバス6゜10の方がデータバス1
1に比ベデータ幅が大きい場合であるが、逆の場合でも
同様に本発明を適用することができる。
(発明の効果) 上述したように本発明を用いれば、入出力装置とメモリ
間のデータバスが、DMAコントローラによって、この
DMAコントローラと入出力装置間の第1のデータバス
と、DMAコントローラとメモリ間の第2のデータバス
とに分離されており、更にDMAコントローラ内の一時
保持回路と制御回路とを用いて、転送先のデータバスの
データ幅に合わせるべくデータ幅の組立て9分解を行な
うことができるので、入出力装置のデータ転送時の待ち
時間が従来に比べ短くすることができ、またCPUのバ
ス使用時間を従来に比べ増加させることができCPUの
処理能力の向上を図ることができ、更に入出力装置のデ
ータ転送速度も向上させることができるなど種々の効果
を奏する。
【図面の簡単な説明】
第1図は本発明によるデータ転送装置の一実施例を示す
ブロック図、第2図は従来のデータ転送装置の一例を示
すブロック図、第3図及び第4図は夫々第2図の動作例
を説明するタイムチャート、第5図は第1図のDMAC
4’の一実施例を示すブロック図、第6図は第1図の動
作説明のためのタイムチャートである。 1・・・CPU、2・・・MEM、3・・・Ilo、4
′・・・DMAC。 5 5’   47・・・アドレスバス、6.10.1
1・・・データバス、9・・・デコーダ、12・・・バ
イトイネーブル信号、 40.41・・・データバッファ、 42・・・内部データバス、 44・・・バッファレジスタ、 45・・・DMA転送制御回路、46・・・調停回路、
48・・・バイトイネーブル制御回路。

Claims (1)

  1. 【特許請求の範囲】 DMAコントローラにより入出力装置とメモリ間のデー
    タ転送を行なうデータ転送装置において、 前記入出力装置と前記メモリ間のデータバスは、前記D
    MAコントローラによって前記DMAコントローラと前
    記入出力装置間の第1のデータバスと、前記DMAコン
    トローラと前記メモリ間の第2のデータバスとに分離さ
    れ、 更に前記DMAコントローラは、 前記入出力装置あるいは前記メモリからの転送データを
    一時保持しておく一時保持回路と、この一時保持回路に
    、前記入出力装置あるいは前記メモリからのデータを組
    立てあるいは分割することにより転送先の前記第1のデ
    ータバスあるいは第2のデータバスのデータ幅に合わせ
    られるように、前記データを保持させた上で、その組立
    てたあるいは分割したデータを転送先の前記第1あるい
    は第2のデータバスに送出させるべく制御する制御回路
    とを備えてなることを特徴とするデータ転送装置。
JP2201690A 1990-02-02 1990-02-02 データ転送装置 Pending JPH03228163A (ja)

Priority Applications (1)

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JP2201690A JPH03228163A (ja) 1990-02-02 1990-02-02 データ転送装置

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