JP6965523B2 - マルチプロセッサシステム - Google Patents
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- 230000015654 memory Effects 0.000 claims description 96
- 230000009977 dual effect Effects 0.000 claims description 84
- 238000000034 method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000004044 response Effects 0.000 description 5
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
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Description
本発明の実施形態に係るマルチプロセッサシステムは、図1に示すように、第1CPU11、第1デュアルポートメモリ51及び第1バスコントローラ31を搭載する第1ボード1と、第2CPU12_1,12_2,……,12_n、第2デュアルポートメモリ52_1,52_2,……,52_n及び第2バスコントローラ32_1,32_2,……,32_nをそれぞれ搭載する複数の第2ボード2_1,2_2,……,2_n(n:2以上の整数)と、第1ボード1及び複数の第2ボード2_1〜2_nを装着することにより第1ボード1及び複数の第2ボード2_1〜2_nの各相互間を接続するバックボードバス60を有するバックボード6とを備える。
図4に示すように、第1CPU番号設定部311により、第1CPU11を有する第1ボード1に搭載されるアクセスコントローラであることが定義された第1アクセスコントローラ312は、記憶部513及び記憶部523_1〜523_nの各記憶域の、第1CPU11及び複数の前記第2CPU12のそれぞれ専用の複数のデータ書込エリア501,502_1〜502_nの各アドレス値を所定周期で含むアドレス信号R_Addr1を生成する。
以下、第2アクセスコントローラ322_1〜322_nの動作について、複数の第2ボード2_1〜2_nの何れかである第2ボード2_i(iは1〜nの整数)、及び、第2ボード2_iを除く複数の第2ボード2_1〜2_nの何れかである第2ボード2_k(kは1〜nの整数、k≠i)のように定義されたi及びkを適宜用いて説明する。
第1CPU11及び複数の第2CPU12_1〜12_nは、互いに同様に動作し、且つ一般的な構成を採用可能であるため、図7に示すように、第1CPU11及び複数の第2CPU12_1〜12_nの何れかであるCPUxと、CPUxに対応する第1デュアルポートメモリ51及び第2デュアルポートメモリ52_1〜52_nの何れかであるデュアルポートメモリ(DPRAM)xとの間で伝送されるアドレス信号L_Addrx、チップセレクト信号L_CSx、データ読出信号L_RDx、データ書込信号L_WRx及びデータ信号L_Dataxについて例示的に説明する。
上記のように、本発明の実施形態を記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施形態、実施例及び運用技術が明らかとなろう。
2 第2ボード
6 バックボード
11 第1CPU(第1プロセッサ)
12_1〜12_n 第2CPU(第2プロセッサ)
31 第1バスコントローラ
32_1〜32_n 第2バスコントローラ
51 第1デュアルポートメモリ
52_1〜52_n 第2デュアルポートメモリ
501 データ書込エリア
502_1〜502_n データ書込エリア
A1,A2_1〜A2_n,A3 アドレス値
Claims (5)
- 第1プロセッサを搭載する第1ボードと、
第2プロセッサをそれぞれ搭載する複数の第2ボードと、
前記第1ボード及び前記複数の第2ボードを装着することにより前記第1ボード及び前記複数の第2ボードの各相互間を接続するバックボードと
を備えるマルチプロセッサシステムにおいて、
前記第1ボードは、前記第1プロセッサと前記バックボードとの間に接続される第1デュアルポートメモリと、前記第1デュアルポートメモリの前記バックボード側に接続され、前記第1デュアルポートメモリの前記バックボード側のアクセスを制御する第1バスコントローラとを有し、
前記複数の第2ボードのそれぞれは、対応する前記第2プロセッサと前記バックボードとの間に接続される第2デュアルポートメモリと、対応する前記第2デュアルポートメモリの前記バックボード側に接続され、前記対応する第2デュアルポートメモリの前記バックボード側のアクセスを制御する第2バスコントローラとを有し、
前記第1バスコントローラ及び複数の前記第2バスコントローラの各相互間は、前記バックボードにより接続され、
前記第1プロセッサは、前記複数の第2ボードを制御することにより、全体制御を行うプロセッサであることを特徴とするマルチプロセッサシステム。 - 前記第1デュアルポートメモリ及び複数の前記第2デュアルポートメモリの各記憶域は、前記第1プロセッサ及び複数の前記第2プロセッサのそれぞれ専用の複数のデータ書込エリアを有し、
前記第1バスコントローラ及び前記複数の第2バスコントローラは、前記第1デュアルポートメモリが前記第1プロセッサ専用の前記データ書込エリアに書き込んだデータを、前記複数の第2デュアルポートメモリのそれぞれの前記第1プロセッサ専用のデータ書込エリアに複写し、
前記第1バスコントローラ及び前記複数の第2バスコントローラは、1つの前記第2デュアルポートメモリが、対応する1つの前記第2プロセッサ専用のデータ書込エリアに書き込んだデータを、前記第1デュアルポートメモリ及び前記1つの第2プロセッサを除く前記複数の第2デュアルポートメモリのそれぞれの前記1つの第2プロセッサ専用のデータ書込エリアに複写することを特徴とする請求項1に記載のマルチプロセッサシステム。 - 前記第1バスコントローラは、前記第1プロセッサ専用の前記データ書込エリアのアドレス値を含む信号を出力した場合、前記第1デュアルポートメモリに該アドレス値に対応するデータを前記バックボードに出力させ、
前記複数の第2バスコントローラのそれぞれは、前記第1プロセッサ専用の前記データ書込エリアのアドレス値が前記バックボードから入力された場合、前記第1デュアルポートメモリにより出力されたデータを、対応する前記第2デュアルポートメモリの前記第1プロセッサ専用の前記データ書込エリアに複写させることを特徴とする請求項2に記載のマルチプロセッサシステム。 - 前記第1バスコントローラが、対応する1つの前記第2プロセッサ専用の前記データ書込エリアのアドレス値を含む信号を出力した場合、対応する1つの前記第2バスコントローラは、対応する1つの前記第2デュアルポートメモリに該アドレス値に対応するデータを前記バックボードに出力させ、
前記第1バスコントローラは、前記1つの第2デュアルポートメモリにより出力されたデータを、前記第1デュアルポートメモリの前記1つの第2プロセッサ専用の前記データ書込エリアに複写させ、
前記1つの第2バスコントローラを除く前記複数の第2バスコントローラのそれぞれは、前記1つの第2プロセッサ専用の前記データ書込エリアのアドレス値が前記バックボードから入力された場合、前記1つの第2デュアルポートメモリにより出力されたデータを、対応する前記第2デュアルポートメモリの前記1つの第2プロセッサ専用の前記データ書込エリアに複写させることを特徴とする請求項2又は3に記載のマルチプロセッサシステム。 - 前記第1バスコントローラは、前記第1デュアルポートメモリ及び複数の前記第2デュアルポートメモリの各記憶域に共通の、前記第1プロセッサ及び複数の前記第2プロセッサのそれぞれ専用の複数のデータ書込エリアの各アドレス値を所定周期で含むアドレス信号と、前記アドレス信号に連動することにより前記第1デュアルポートメモリ及び前記複数の第2デュアルポートメモリの何れかのアクセスを制御するアクセス制御信号とを出力することにより、前記第1プロセッサ及び複数の前記第2プロセッサの何れか専用の前記データ書込エリアを読み出すことを示す信号を出力することを特徴とする請求項3又は4に記載のマルチプロセッサシステム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017021302A JP6965523B2 (ja) | 2017-02-08 | 2017-02-08 | マルチプロセッサシステム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2017021302A JP6965523B2 (ja) | 2017-02-08 | 2017-02-08 | マルチプロセッサシステム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018128845A JP2018128845A (ja) | 2018-08-16 |
JP6965523B2 true JP6965523B2 (ja) | 2021-11-10 |
Family
ID=63173002
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2017021302A Active JP6965523B2 (ja) | 2017-02-08 | 2017-02-08 | マルチプロセッサシステム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6965523B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2593513B (en) | 2020-03-25 | 2022-09-21 | Nordic Semiconductor Asa | Method and system for optimizing data transfer from one memory to another memory |
GB2593514B (en) * | 2020-03-25 | 2022-04-27 | Nordic Semiconductor Asa | Method and system for optimizing data transfer from one memory to another memory |
CN113641613A (zh) * | 2021-08-17 | 2021-11-12 | 西安易朴通讯技术有限公司 | 背板、硬盘池、服务器以及通信方法 |
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2017
- 2017-02-08 JP JP2017021302A patent/JP6965523B2/ja active Active
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Publication number | Publication date |
---|---|
JP2018128845A (ja) | 2018-08-16 |
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