KR100973851B1 - 임베디드 시스템 및 그의 내부 버스 충돌을 방지하는 방법 - Google Patents

임베디드 시스템 및 그의 내부 버스 충돌을 방지하는 방법 Download PDF

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Abstract

본 발명은 CPU, DMA, 디코더(decoder), SMI(Static Memory Interface), 및 외부 메모리 제어 수단이 시스템 버스를 통해 연결되고, 외부 메모리 소자는 EBI(External Bus Interface)를 통해 상기 SMI와 상기 외부 메모리 제어수단과 인터페이스 하는 임베디드 시스템에 관한 것으로, SMI의 동작 중에 상기 외부 메모리 제어 수단이 특정 동작을 수행할 때 외부 메모리 제어 수단이 신호를 시스템 버스에 인가하고, 상기 제어신호를 인가 받아 상기 SMI의 동작을 대기(wait)시키는 SMI 제어수단을 포함하되, 제어신호는 외부 메모리 제어수단이 외부 메모리 소자를 사용할 때 활성화되는 신호이기 때문에, 어드레스 버스와 데이터 버스를 공유하여 핀 수를 줄이면서 내부 버스 충돌을 방지할 수 있다.

Description

임베디드 시스템 및 그의 내부 버스 충돌을 방지하는 방법{Embedded system and method for preventing internal BUS conflict thereof}
도 1은 본 발명에 따른 시스템을 나타낸 개념도.
도 2는 도 1에 도시된 SMI의 상세 블록을 나타낸 개념도.
도 3은 도 1 및 도 2에 도시된 시스템의 동작 타이밍도.
도 4는 내부 버스 충돌을 방지하기 위한 SMI 상태 머신을 나타낸 순서도.
본 발명은 임베디드 시스템(Embedded System)에 관한 것으로, 보다 상세하게는 외부 어드레스 버스와 데이터 버스를 하나로 통합하고, 내부적인 버스에서 충돌을 방지할 수 있는 임베디드 시스템에 관한 것이다.
일반적인 임베디드 시스템에는 수십 종의 IP(Intelligent Property)가 내장되어 있다. 예를 들면 MMC/SPI/SD/SMC 카드용 제어기, USB, LCD 제어기, DMA, SDR/DDR SDRAM 제어기 등을 포함하도록 사용자의 요구 또는 범용 SOC(System On a Chip)를 만들기 위해 설계자들에 의해 그 구조가 구현된다. IP 주변 장치(peripheral devices)들에 필요한 제어 신호는 핀으로부터 출력된다.
따라서 패드 수가 증가하게 되어 패드 한계(PAD limit) 내에서 패드를 형성하는 것이 어렵게 되는 문제점이 있다.
한편, 메모리 시스템 기반 버스(memory system based bus)를 사용하는 주변 장치들에 각각 독립적으로 어드레스 및 데이터를 공유하지 않는 경우 SDR/Flash/외부 버스(external bus) 등이 각각 32핀씩 128핀의 데이터 버스를 사용한다.
이와 같은 문제점을 해결하기 위해 어드레스 버스와 데이터 버스를 공유하게 되면 내부적인 버스 충돌이 발생한다. 즉 일반적인 상태 머신(state machine)이 어드레스 버스와 데이터 버스를 각각 제어하고 SDR/DDR SDRAM 제어기가 자체 라이트 버퍼인 FIFO(First In First Out)에 업데이트하는 경우 버스 상에 어떠한 정보도 생성하지 않고 타임아웃(time-out)되면 자동적으로 SDR/DDR SDRAM에서 데이터를 필요한 블록에서 가지고 오는 동작을 수행한다. 따라서 데이터 버스에서는 충돌이 발생하는 문제점이 있다.
상기 문제점을 해결하기 위한 본 발명의 목적은 어드레스 버스와 데이터 버스를 공유하는 임베디드 시스템에서 외부 메모리 제어기가 동작할 때 SMI 동작을 대기시켜 내부 버스 충돌을 방지하는 것이다.
상기 목적을 달성하기 위한 본 발명의 임베디드 시스템은 시스템 버스를 통해 연결된 CPU, DMA, 디코더(decoder), SMI(Static Memory Interface), 및 외부 메모리 제어 수단; 및 상기 SMI와 상기 외부 메모리 제어수단과 EBI(External Bus Interface)를 통해 인터페이스 하는 외부 메모리 소자를 포함하되, 상기 외부 메모리 제어수단은 상기 SMI의 동작 중에 상기 외부 메모리 제어 수단이 특정 동작을 수행할 때 상기 외부 메모리 제어수단이 상기 외부 메모리 소자를 사용할 때 활성화되는 제어신호를 상기 시스템 버스에 인가하고, 상기 SMI는 상기 제어신호를 인가 받아 상기 SMI의 동작을 대기(wait)시키는 것을 특징으로 한다.
또한 상기 목적을 달성하기 위한 본 발명의 임베디드 시스템에서 내부 버스 충돌을 방지하는 방법은 CPU, DMA, 디코더(decoder), SMI(Static Memory Interface), 및 외부 메모리 제어 수단이 시스템 버스를 통해 연결되고, 외부 메모리 소자는 EBI(External Bus Interface)를 통해 상기 SMI와 상기 외부 메모리 제어수단과 인터페이스 하는 임베디드 시스템에서 내부 버스 충돌을 방지하는 방법에 있어서, SMI 준비 단계; SMI 동작 단계; 상기 외부 메모리 제어수단이 상기 외부 메모리 소자를 사용할 때 활성화되는 제어신호의 상태를 확인하여 비활성화 상태인 경우 상기 SMI 동작 단계를 유지하는 제 1 확인 단계; 상기 제 1 확인 단계에서 상기 제어신호의 상태가 활성화 상태인 경우 상기 외부 메모리 제어수단이 특정 동작을 수행하는 제 1 동작 단계; 상기 제어신호의 상태를 확인하여 비활성화 상태인 경우 상기 SMI 준비 단계로 진입하는 제 2 확인 단계; 상기 제 2 확인 단계에서 상기 제어신호의 상태가 활성화 상태인 경우 상기 제 1 동작 단계를 유지하는 제 2 동작 단계; 및 상기 제어신호의 상태를 확인하여 비활성화 상태인 경우 상기 SMI 준비 단계로 진입하고, 활성화 상태인 경우 상기 제 1 동작 단계로 진입하는 제 3 확인 단계를 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1은 본 발명에 따른 시스템을 나타낸 개념도이다. 여기서는 현재 개발 완료된 ARM 기반 RISC 칩을 도시하였다.
이러한 시스템은 ARM 코어(core)를 비롯한 각종 주변 장치(peripheral device)들에 필요한 프로토콜인 AMBA(Advanced Micro-controller Bus Architecture) 32비트 AHB(Advanced High-performance Bus) 시스템 버스 구조가 임베디드(embedded) 되어 있는 32비트 RISC 장치이다.
도 1을 참조하면, ARM CPU(bus master 1)(1), DMA(bus master 2)(2), 디코더(decoder)(3), SMI(Static Memory Interface)(bus slave)(4), 및 SDR 제어기(bus slave)(5)는 AHB 시스템 버스(6)를 통해 연결된다.
또한 SDRAM(7), SRAM(8), 및 Flash(9)는 EBI(External Bus Interface)(10)를 통해 SMI(4)와 SDR 제어기(5)와 인터페이스 한다.
도 2는 도 1에 도시된 SMI(4)의 상세 블록을 나타낸 개념도이다.
SMI(4)는 제어신호(CS1)를 발생하는 AMBA AHB 인터페이스(11)와, AMBA AHB 인터페이스(11)로부터 제어신호(CS1)를 인가 받아 전체적인 시스템을 제어하는 SMI 상태 머신(SMI state machine)(12)과, SMI 상태 머신(12)을 기반으로 정적 메모리(static memory)에 필요한 제어신호를 생성하는 외부 메모리 제어부(13)와, 사용자가 규정하는 SMI 동작 레지스터 값(Reg_RDATA)을 저장(setting)하고, 그것을 AMBA AHB 인터페이스(11)를 통해 SMI 상태 머신(12)에 전달하는 SMI 내부 레지스터(14)와, SDRAM 버스 요구 신호(SDREn)를 인가 받아 SMI 상태 머신(12)에게 대기 신호(WCS)를 발생하여 대기(wait) 상태를 제어하고 자체적으로 버스를 홀드(hold)하는 SDR 버스 디텍터(15)를 포함한다. 여기서, AMBA AHB 인터페이스(11)는 ARM 사에서 규정된 인터페이스이다.
도 3은 도 1 및 도 2에 도시된 시스템의 동작 타이밍도이다.
AMBA 버스 프로토콜은 어드레스, 데이터, 및 HREADY, HSEL 등과 같은 제어신호들을 포함한다. 여기서 HSEL 신호는 주변 장치들을 구동하는 신호로써, 여러 주변 장치들이 구동할 때 각각 어떤 부분에서 구동하는지를 선택하는 신호이다.
어드레스를 디코딩한 HADDR 신호에 의해 해당하는 HSEL 신호가 활성화되며 이때 필요한 데이터가 인가되어 필요한 동작을 수행한다.
SDREn 신호가 하이 레벨로 활성화되어 있는 구간은 SDRAM 제어기(5)가 동작 중에 타임아웃(time out)되어 SDRAM(7)으로부터 필요한 데이터를 미리 라이트 버퍼(write buffer)에 저장하는 시간, 즉 업데이트(update)하는 시간이다.
이때 SMI(4)는 자신이 하는 동작을 대기(wait)하고, 즉 SMIEn 신호가 로우 레벨로 비활성화 되고, SDRAM 제어기(5)가 EBI(10)를 통해 SDRAM(7)과 경로가 형성된다.
여기서 SMI(4)의 동작은 특정 레지스터에 저장되며, SDRAM 제어기(5)의 업데이트 동작이 완료되면, 다시 SMI(4)는 이전에 수행하던 동작을 시작한다.
SMIEn 신호가 로우 레벨로 비활성화 되면 내부 상태 ACCST<4:0>가 변한다. 즉 내부 상태 머신이 동작한다.
여기서, 내부 상태 ACCST<4:0> 값이 '00'이면 SMI 아이들(idle) 상태이고, '04'이면 SMI 준비(ready) 상태이고, '02'이면 SDREn ST0 상태이고, '03'이면 SDREn ST1 상태이고, '12'이면 SMI 동작(access) 상태이다. 여기서, SMI 준비 상태('04')는 HTRANS와 HREADY 신호를 확인하고, SMI(4)가 준비하는 상태이고, SDREn ST0는 SMI(4)가 동작 중에 SDREn 신호가 하이 레벨로 활성화되면 내부 상태 머신이 내부 버스의 충돌을 방지하기 위해 SMI 동작을 멈추고 SDRAM 제어기(5)의 동작을 수행하는 상태이고, SDREn ST1는 SDRAM 동작이 완료되었는지를 확인하는 상태이다. 이때, SDRAM 동작이 완료되면 SMI(4)는 대기된 동작을 수행하기 위한 SMI 준비 상태('04')를 통해 SMI 동작 상태('12')가 된다.
SMI 동작 중간에 SDREn 신호가 하이 레벨로 활성화 될 때의 HADDR 값이 hexa'0x00000RE4'이고, HRDATA 값은 hexa'0xE2898004'이다.
이때 외부 핀으로부터 SDRAM(7)에 필요한 어드레스와 데이터가 인가되기 때문에 RA<24:0>에는 hexa'0x0058'이라는 어드레스가 인가되며, RD<31:0>에는 버스트(burst)로 각각 4워드(word)로 데이터를 라이트 버퍼(write buffer)에 저장하는 것을 알 수 있다. 즉, WBTO(Write Buffer Time Out) 신호가 발생하고, WBC(Write Buffer Count) 신호가 '00'이 되어 라이트 버퍼에 저장하는 동작이 수행된다. 이때 HSELExtSDRAM 신호는 로우 레벨이다. 즉 버스 제어기인 SMI(4)가 HSEL에 의해 선택되어 있다.
버스 제어기인 SMI(4)가 SDRAM 제어기(5)로부터 발생된 SDREn 신호를 확인하여 SDREn 신호가 하이 레벨로 활성화된 경우 SMI(4)는 HREADY 신호를 지연시켜 HADDR은 바뀌지 않도록 버스에 통보하여 버스에 실린 어드레스를 잃지 않도록 한다. 만약 HREADY 신호가 하이 레벨로 바뀌면 AMBA 버스는 버스에 실린 어드레스를 처리한 것으로 판단하기 때문에 어드레스를 잃어버리게 된다.
도 4는 내부 버스 충돌을 방지하기 위한 SMI 상태 머신을 나타낸 순서도이다.
먼저, 초기 상태에서 SMI(4)는 내부적인 상태에 의해 준비(ready) 상태('04')가 된다(S01). 준비 상태가 끝나면 SMI 동작 상태('12')로 진입한다(S02). 이때 어드레스가 변하면(address change) 다시 초기 상태로 피드백 한다.
SDREn 신호의 상태를 확인하여(S03), 로우 레벨인 경우 SMI 동작 상태('12')를 유지하고, 하이 레벨로 활성화된 경우 SDREn ST0 상태('02')로 진입하여(S04) 현재 버스에 실린 어드레스를 래치하고, 버스에 지연을 알리는 HREADYOUT 신호가 로우 레벨이 된다. 따라서, HREADY 신호가 로우 레벨이 되어 전체 버스가 지연된다.
즉, 도 2를 참조하면 HREADY 신호가 로우 레벨이기 때문에 HADDR 값 hexa'0x00000FE4'이 계속 지연된다.
또한 실제 핀으로부터 입력된 어드레스 RA<24:0> 값 hexa'0x00000FE0'에 해당하는 데이터를 실행하지 못하고, 그 값은 래치된다.
이때 SDREn 신호의 상태를 확인하여(S05), SDREn 신호가 하이 레벨을 유지하는 경우, SDREn ST1 상태('03')로 진입하여(S06) SDREn ST0 상태('02')와 동일한 동작을 수행한다. 한편 SDREn 신호가 로우 레벨인 경우 SMI(4)가 이전에 수행하던 동작을 다시 수행하기 위해 SMI 준비 상태('04')로 진입하여(S01) 대기(wait)된 SMI 동작(access)을 수행한다(S02).
이후에 SDREn 신호의 상태를 확인하여(S07) 하이 레벨을 유지하면 SDREn ST0 상태('02')로 진입하고(S04), 로우 레벨인 경우 SMI 준비 상태('04')로 진입하여(S01) 대기(wait)된 SMI 동작(access)을 수행한다(S02).
이상에서 살펴본 바와 같이, 본 발명에 따른 내부 버스 충돌을 방지하는 시스템은 어드레스 핀과 데이터 핀을 공용하여 핀 수를 줄이면서 내부 버스 충돌을 방지할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 시스템 버스를 통해 연결된 CPU, DMA, 디코더(decoder), SMI(Static Memory Interface), 및 외부 메모리 제어 수단; 및
    상기 SMI와 상기 외부 메모리 제어수단과 EBI(External Bus Interface)를 통해 인터페이스 하는 외부 메모리 소자를 포함하며,
    상기 외부 메모리 제어수단은 상기 SMI의 동작 중에 상기 외부 메모리 제어 수단이 특정 동작을 수행할 때 상기 외부 메모리 제어수단이 상기 외부 메모리 소자를 사용할 때 활성화되는 제어신호를 상기 시스템 버스에 인가하고,
    상기 SMI는 상기 제어신호를 인가 받아 상기 SMI의 동작을 대기(wait)시키는 것을 특징으로 하는 내부 버스 충돌을 방지하는 임베디드 시스템.
  2. 제 1 항에 있어서, 상기 SMI는
    전체적인 시스템을 제어하는 SMI 상태 머신(SMI state machine);
    상기 SMI 상태 머신을 제어하는 제어신호를 발생하는 AMBA 인터페이스;
    상기 SMI 상태 머신에 의해 제어되어 상기 외부 메모리 소자를 제어하는 제어신호를 생성하는 외부 메모리 제어 신호 발생수단; 및
    상기 제어신호를 인가 받아 상기 SMI 상태 머신에게 상기 대기 신호를 발생하여 대기(wait) 상태를 제어하고 자체적으로 상기 시스템 버스를 홀드(hold)하는 버스 디텍터를 포함하는 것을 특징으로 하는 내부 버스 충돌을 방지하는 임베디드 시스템.
  3. 제 2 항에 있어서, SMI 제어수단은
    사용자가 규정하는 SMI 동작 레지스터 값을 저장(setting)하고, 그것을 상기 AMBA 인터페이스를 통해 상기 SMI 상태 머신에 전달하는 SMI 내부 레지스터를 더 포함하는 것을 특징으로 하는 내부 버스 충돌을 방지하는 임베디드 시스템.
  4. 제 1 항에 있어서, 상기 SMI 제어수단은 상기 제어신호가 활성화된 경우 이전의 SMI의 동작을 특정 레지스터에 저장하는 것을 특징으로 하는 내부 버스 충돌을 방지하는 임베디드 시스템.
  5. CPU, DMA, 디코더(decoder), SMI(Static Memory Interface), 및 외부 메모리 제어 수단이 시스템 버스를 통해 연결되고, 외부 메모리 소자는 EBI(External Bus Interface)를 통해 상기 SMI와 상기 외부 메모리 제어수단과 인터페이스 하는 임베디드 시스템에서 내부 버스 충돌을 방지하는 방법에 있어서,
    SMI 준비 단계;
    SMI 동작 단계;
    상기 외부 메모리 제어수단이 상기 외부 메모리 소자를 사용할 때 활성화되는 제어신호의 상태를 확인하여 비활성화 상태인 경우 상기 SMI 동작 단계를 유지하는 제 1 확인 단계;
    상기 제 1 확인 단계에서 상기 제어신호의 상태가 활성화 상태인 경우 상기 SMI 동작 단계는 대기 상태가 되고 상기 외부 메모리 제어수단이 특정 동작을 수행하는 제 1 동작 단계;
    상기 제 1 동작 단계의 특정 동작이 완료되어 상기 제어신호의 상태가 비활성화 상태인 경우 상기 SMI 준비 단계로 진입하는 제 2 확인 단계;
    상기 제 1 동작 단계에서 상기 특정 동작이 완료되지 않아 상기 제어신호의 상태가 활성화 상태인 경우 상기 제 1 동작 단계의 상기 특정 동작을 유지하는 제 2 동작 단계; 및
    상기 제 2 동작 단계를 완료한 후에 상기 제어신호의 상태를 확인하여, 비활성화 상태인 경우 상기 SMI 준비 단계로 진입하고, 활성화 상태인 경우 상기 제 1 동작 단계로 진입하는 제 3 확인 단계를 포함하는 것을 특징으로 하는 임베디드 시스템에서 버스 충돌을 방지하는 방법.
  6. 제 5 항에 있어서, 제 1 동작 단계에서
    상기 SMI 동작 단계의 대기 상태는 상기 시스템 버스에 실린 어드레스를 래치하고, 상기 시스템 버스에 지연을 알리는 신호에 따라 전체 시스템 버스가 지연되고, 상기 어드레스 값에 해당하는 데이터가 래치되는 것을 특징으로 하는 임베디드 시스템에서 버스 충돌을 방지하는 방법.
  7. 제 6 항에 있어서, 상기 SMI 동작 단계는
    상기 제 2 확인 단계 또는 상기 제 3 확인 단계에서 상기 제어신호가 비활성화 상태가 되어 피드백된 경우 상기 제 1 동작 단계에서 상기 SMI 동작 단계의 대기 상태의 동작을 다시 수행하는 것을 특징으로 하는 임베디드 시스템에서 내부 버스 충돌을 방지하는 방법.
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