JP2002207714A - マルチプロセッサ装置 - Google Patents

Abstract

(57)【要約】 【課題】 組み込み用などでバスの信号線の本数に制限
のあるシステムやシリアルバスなどでは、信号線の本数
を増やすことに制限があり困難であった。 【解決手段】 前記複数のプロセッシングエレメントの
うちのあるプロセッシングエレメントが前記接続経路を
介して前記共有リソースへの接続を要求した場合、当該
プロセッシングエレメントの記憶手段に記憶される接続
状況が前記共有リソースへの接続を許可する情報へ変更
するとともに、当該プロセッシングエレメント以外の他
のプロセッシングエレメントの検知手段は前記共有リソ
ースへの接続の要求が有ることを検知した後、対応する
記憶手段に記憶される接続状況を共有リソースへの接続
を不許可とする情報への変更を指令するように構成し
た。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、マルチプロセッ
サの間で共有される共有バス上の共有リソースを排他制
御しつつ使用するマルチプロセッサ装置に関するもので
ある。

【０００２】

【従来の技術】従来では、例えば近年パーソナルコンピ
ュータをはじめとする計算機の分野でよく用いられる構
成の１つに、ＰＣＩバスをシステムバスとし、ＰＣＩバ
ス上の複数のマスタと共有リソースで構成されるような
疎結合型のマルチプロセッサ装置がある。図１５は従来
のマルチプロセッサ装置の一例である。図において、１
０００、２０００はプロセッシングエレメント（以下Ｐ
Ｅ：Ｐｒｏｃｅｓｓｉｎｇ Ｅｌｅｍｅｎｔと称す）で
あり、１００００は接続経路である共有バスである。

【０００３】１０００１はアドレス・データ信号、１０
００２は制御信号、１０００３はアービトレーション信
号、１０００４はロック信号である。１０００、２００
０はプロセッシングエレメント（以下ＰＥ：Ｐｒｏｃｅ
ｓｓｉｎｇ Ｅｌｅｍｅｎｔと称す） 図の装置において、例えばＰＥ１０００がロック信号１
０００４を送出している間は他のＰＥ（ここではＰＥ２
０００）はバスアクセスできないような機構（図示せ
ず）をＰＥの外側に設け、共有バスの排他制御を行って
いた。

【０００４】また、プロセッサバスを共有バスとし、複
数のプロセッサと共有リソースを直結するような密結合
型のマルチプロセッサ装置では、例えば書籍「計算機設
計技法 マルチプロセッサシステム論」（Ｂ．ウイルキ
ンソン 著、高橋義造 監訳、９４年４月 （株）トッパ
ン発行、ＩＳＢＮ：４−８１０１−８５８４−２）のＰ
２１９〜Ｐ２２７に記載のように、共有メモリ上にセマ
フォ用のフラグを設け、そのフラグに対してモトローラ
社のプロセッサＭＣ６８０００のＴＡＳ命令といったよ
うに、互いに異なる２つのプロセッサが同時に共有リソ
ースに直結できないような機械語命令を実行することに
より、マルチプロセッサ間でのセマフォの一貫性を保持
していた。

【０００５】また、疎結合型のマルチプロセッサ装置に
おいても、上記ＴＡＳ命令と同様に機能するバスプロト
コルを持つシステムバスを採用しているマルチプロセッ
サ装置では、そのバスプロトコルを使用していた。

【０００６】

【発明が解決しようとする課題】このように、主に疎結
合型のマルチプロセッサ装置では、共有バスに排他制御
用の信号線が必要であったが、組み込み用などでバスの
信号線の本数に制限のあるシステムやシリアルバスなど
では、信号線の本数を増やすことに制限があり困難であ
った。また、セマフォ用のフラグとして共有メモリを使
用しているため、セマフォ取得に失敗すると、セマフォ
取得に成功するまで、しばらく経ってから再びセマフォ
取得を試みることを繰り返さなければならない。このた
め、遅延が生じたり、マルチプロセッサ間で初回のセマ
フォ取得要求を先にしたものが待たされ、後からセマフ
ォ要求をしたものが先にセマフォを取得できるなどの取
得順序の不整合が起こる可能性があった。

【０００７】また、密結合型のマルチプロセッサ装置で
は、プロセッサの機械語命令に頼る必要があり、アプリ
ケーションレベルのソフトウェアから当該機械語命令を
使用するにはアセンブラで処理を記述する必要があった
ため、プログラムの作成に手間がかかるばかりか、プロ
グラムの作成が困難であり、かつプロセッサの異なるシ
ステムでは移植性が悪いなどの問題があった。

【０００８】また、プロセッサの機械語命令に頼る場合
には、疎結合のマルチプロセッサ構成を採ることができ
なかった。また、共有バスの排他制御に際しても、疎結
合のマルチプロセッサ構成の場合と同様、セマフォの取
得順序に関して不整合が起こる可能性があった。また、
ＴＡＳ命令と同様に機能するバスプロトコルを持ったシ
ステムバスを採用しているマルチプロセッサ装置でその
バスプロトコルを使用するためには、ＰＥだけでなく共
有リソース側でもこのバスプロトコルをサポートする必
要があるため、開発負荷が高かった。更に、そのバスプ
ロトコルを使用したとしても、システムバスの性能や対
応する共有リソースの性能が悪い場合には、バスプロト
コルが終了するまでの時間がかかるため、システム性能
の低下を招く可能性があった。

【０００９】この発明は上述の問題を解決するためにな
されたものであり、ＴＡＳ命令というような機能に対応
するバスプロトコルを持たないようなマルチプロセッサ
装置（特に疎結合のマルチプロセッサ装置）において、
共有バス上に排他制御用の信号線を特別に設けなくと
も、共有バス及び共有バス上の共有リソースを共有する
マルチプロセッサ装置を得ることを目的とする。

【００１０】

【課題を解決するための手段】この発明に係るマルチプ
ロセッサ装置は、共有リソースと、前記共有リソースに
接続する接続経路と、複数のプロセッシングエレメント
とを備え、前記プロセッシングエレメントは、前記共有
リソースへの接続を制御するための情報であって、その
情報は前記共有リソースへの接続動作に応じ予め定めら
れた規則に従って変更される接続状況を前記予め定めら
れた規則にしたがって変更するとともに記憶する記憶手
段と、所定のアドレスへのアクセスを検知することによ
り前記共有リソースへの接続の要求の有無を検知するこ
とによって前記記憶手段動作を制御する検知手段とを有
し、前記複数のプロセッシングエレメントのうちのある
プロセッシングエレメントが前記接続経路を介して前記
共有リソースへの接続を要求した場合、当該プロセッシ
ングエレメントの記憶手段に記憶される接続状況が前記
共有リソースへの接続を許可する情報へ変更するととも
に、当該プロセッシングエレメント以外の他のプロセッ
シングエレメントの検知手段は前記共有リソースへの接
続の要求が有ることを検知した後、対応する記憶手段に
記憶される接続状況を共有リソースへの接続を不許可と
する情報への変更を指令するように構成したものであ
る。

【００１１】この発明に係るマルチプロセッサ装置は、
各プロセッシングエレメントは接続経路の使用権の情報
を保持する接続経路使用権情報記憶手段を有し、あるプ
ロセッシングエレメントが前記接続経路を介して共有リ
ソースへの接続を要求し、接続経路の使用権を得た場
合、当該プロセッシングエレメントの接続経路使用権情
報記憶手段は、接続経路の使用権を得たことを示す情報
を保持するように構成したものである。

【００１２】この発明に係るマルチプロセッサ装置は、
プロセッシングエレメントは、その上で動作するソフト
ウェアから共有リソースへの接続を要求するための指令
信号を受け取る指令信号を受け取ると、記憶手段に記憶
される接続状況を共有リソースへの接続待ちに対応する
情報に変更するとともに、当該プロセッシングエレメン
トの記憶手段に記憶される接続状況が前記共有リソース
への接続を許可する情報となるまで適当な時間間隔で前
記共有リソースへの接続を要求するように構成したもの
である。

【００１３】この発明に係るマルチプロセッサ装置は、
プロセッシングエレメントの記憶手段を分散セマフォス
テートマシンとし、前記プロセッシングエレメントの接
続経路使用権情報記憶手段をバスアービタとし、検知手
段を分散セマフォを取得するためのアドレスへのアクセ
スを検知するものとし、前記プロセッシングエレメント
は少なくとも１つＣＰＵと、分散セマフォを取得するた
めのアドレスへアクセスするバス制御回路とを有するも
のである。

【００１４】この発明に係るマルチプロセッサ装置は、
分散セマフォステートマシンに記憶される接続状況が共
有リソースへの接続待ちに対応する情報であるとき、当
該プロセッシングエレメントが分散セマフォを取得する
まで当該プロセッシングエレメントのＣＰＵは前記分散
セマフォの取得要求の処理を待ち状態とするように構成
したものである。

【００１５】この発明に係るマルチプロセッサ装置は、
プロセッシングエレメントは分散セマフォが取得できな
かった場合には当該ＣＰＵに分散セマフォ取得失敗応答
を返すとともに、分散セマフォが取得できるまで分散セ
マフォ取得要求を保持しておき、当該プロセッシングエ
レメントの分散セマフォステートマシンは分散セマフォ
が取得できたときに分散セマフォを取得した状態に遷移
するとともに、当該プロセッシングエレメントのＣＰＵ
に対して分散セマフォが取得できたことを通知するため
の割込み信号を発生し、当該プロセッシングエレメント
のＣＰＵに前記割込み信号を送るように構成したもので
ある。

【００１６】この発明に係るマルチプロセッサ装置は、
プロセッシングエレメントは、その上で動作するソフト
ウェアから共有リソースへの接続を要求するための指令
信号を受け取る指令信号を受け取ると、当該プロセッシ
ングエレメントは、前記ソフトウェアから前記共有リソ
ースへの接続の要求があったことを記憶するとともに、
前記ソフトウェアの処理を中断させ、前記ソフトウェア
の処理以外の他の処理を実行することができるように構
成したものである。

【００１７】

【発明の実施の形態】実施の形態１．図１〜図６は実施
の形態１のマルチプロセッサ装置を説明するための図で
ある。図１は実施の形態１のマルチプロセッサ装置の構
成を説明するための図である。図において、１０００、
２０００はＰＥ、つまりプロセッシングエレメントであ
る。１１００はＰＥ１０００のＣＰＵ（Ｃｅｎｔｒａｌ
ＰｒｏｃｅｓｓｉｎｇＵｎｉｔ：中央処理装置）、２
１００はＰＥ２０００のＣＰＵである。１２００はＰＥ
１０００が共有リソースに接続するための接続経路であ
る共有バス１００００を介して共有リソースへの接続を
要求したとき、共有リソースへの接続を制御するための
情報であって、共有リソースへの接続動作に応じ予め定
められた規則に従って変更される接続状況を記憶する記
憶手段に対応する分散セマフォステートマシンである。
２２００はＰＥ２０００が共有リソースに接続するため
の接続経路である共有バス１００００を介して共有リソ
ースへの接続を要求したとき、共有リソースへの接続を
制御するための情報であって、共有リソースへの接続動
作に応じ予め定められた規則に従って変更される接続状
況を記憶する記憶手段に対応する分散セマフォステート
マシンである。

【００１８】１３００、２３００は接続経路使用権情報
記憶手段に対応するバスアービタである。バスアービタ
１３００はＰＥ１０００に設けたものであり、バスアー
ビタ２３００はＰＥ２０００に設けたものである。バス
アービタ１３００、２３００は、ＰＥが共有バス１００
００を介して共有リソースへの接続を要求したときにお
いて、共有バス１００００を使用するＰＥの有無を後述
するバス制御回路に調べさせ、無い場合には当該ＰＥが
共有バスの使用できうる状態であると判断し、共有バス
１００００の使用権を得たものとして、これに関する情
報を記憶し保持するものである。１４００はＰＥ１００
０のバス制御回路、２４００はＰＥ２０００のバス制御
回路である。バス制御回路１４００はＰＥ１０００に設
けたものであり、バス制御回路２４００はＰＥ２０００
に設けたものである。バス制御回路１４００、１５００
は例えば分散セマフォの取得または開放するため所定の
アドレスへアクセスするものである。所定のアドレスと
は例えば取得用／開放用のアドレスといったように別個
に設けられており、かつこのアドレスはマルチプロセッ
サ装置を構成するシステム内で予め決められたものであ
る。

【００１９】１５００はＰＥ１０００の検知手段に対応
する分散セマフォ要求検知回路、２５００はＰＥ２００
０の検知手段に対応する分散セマフォ要求検知回路であ
る。分散セマフォ要求検知回路１５００はＰＥ１０００
に設けたものであり、分散セマフォ要求検知回路２５０
０はＰＥ２０００に設けたものである。分散セマフォ要
求検知回路１５００、２５００は、バス制御回路１４０
０、２４００から所定のアドレスへのアクセス信号の有
無を同期して検知することにより、共有リソース１００
００への接続の有無を検知するものである。図１では、
ＰＥが２つあるものを例に説明しているが、ＰＥが３つ
以上あってもかまわない。

【００２０】図２は実施の形態１のマルチプロセッサ装
置を説明するための図であり、詳しくは記憶手段に対応
する分散セマフォステートマシンの動作を説明するため
の図である。記憶手段に対応する分散セマフォステート
マシンは、プロセッシングエレメントが共有リソースへ
の接続を要求する動作を行ったときの動作の段階に応じ
た状態を接続状況として記憶するものを例に説明する。
また、接続状況として記憶される状態は動作の段階に応
じて遷移する。

【００２１】図において、１１０は該当するＰＥ（つま
り図１に示す分散セマフォステートマシンを有するいず
れかのＰＥ、以後当該ＰＥと称す）から分散セマフォを
取得するための要求が発生しておらず、かつ他のＰＥ
（つまり、当該ＰＥ以外のＰＥ）も分散セマフォを取得
していない状態に対応するＦＲＥＥ状態である。

【００２２】１２０は当該ＰＥからの分散セマフォ取得
要求を受けバスアービタに共有バスを取得することを要
求している状態に対応するＢＲＱ状態である。１３０は
バスアービタが共有バスの使用を許可し、分散セマフォ
取得要求としてのバスアクセスが開始、実行されている
状態に対応するＢＧＮ状態である。１４０は分散セマフ
ォ取得要求としてバスアクセスを実行した結果、当該Ｐ
Ｅが分散セマフォを取得した状態に対応するＧＥＴ状態
である。

【００２３】１５０は当該ＰＥから分散セマフォ取得要
求が発生したとき、他のＰＥからも分散セマフォ取得要
求が発生したため、当該ＰＥに分散セマフォ取得を不許
可として応答する状態に対応するＮＧ状態である。１６
０は他のＰＥが分散セマフォを既に取得しているため、
当該ＰＥは分散セマフォを取得できない状態に対応する
ＨＬＤ状態である。

【００２４】図に示した分散セマフォステートマシンに
おいて、記憶される接続状況はあるＰＥが共有リソース
への接続の要求を行う動作を行ったとき、その動作の段
階の応じた情報（つまり上述した状態）が記憶されると
ともに、動作の段階にしたがって状態が遷移することに
より、変更されるものである。実施の形態１のマルチプ
ロセッサ装置は、各ＰＥは分散セマフォステートマシン
を有するので、各ＰＥは共有バス１００００への接続が
可能かどうかを分散セマフォステートマシンに記憶され
た接続状況により判断できるので、判断に要する時間
（特に接続できないと判断するのに要する時間）を短縮
することができる。

【００２５】図１に示した装置の具体的な動作を説明す
る。分散セマフォを取得するための要求がない状態であ
るＦＲＥＥ状態１１０が分散セマフォステートマシンの
定常状態である。定常状態とは、例えばリセット直後の
ＰＥの状態といったようにいずれのＰＥも共有バスを使
用していない状態である。ＦＲＥＥ状態１１０におい
て、他ＰＥが共有バス１００００経由で分散セマフォの
取得を要求してきた場合、分散セマフォステートマシン
はＦＲＥＥ状態１１０からＨＬＤ状態１６０に遷移す
る。ＦＲＥＥ状態１１０において、当該ＰＥのＣＰＵと
他ＰＥのＣＰＵとから分散セマフォ取得要求が発生した
場合、当該ＰＥのＣＰＵへ分散セマフォ取得を不許可と
して応答するＮＧ状態１５０を経由して他ＰＥが分散セ
マフォを取得している状態であるＨＬＤ状態１６０に遷
移する。

【００２６】当該ＰＥの分散セマフォステートマシンが
ＦＲＥＥ状態１１０であって、他ＰＥから分散セマフォ
取得要求がなく、当該ＰＥのＣＰＵから分散セマフォ取
得要求が発生した場合、当該ＰＥの分散セマフォステー
トマシンはＢＲＱ状態１２０に遷移してバスアービタに
共有バスの取得を要求する。ＢＲＱ状態１２０におい
て、他ＰＥから共有バス１００００経由で分散セマフォ
取得要求が発生すると、当該ＰＥのＣＰＵへ分散セマフ
ォの取得を不許可として応答するＮＧ状態１５０に遷移
した後、ＨＬＤ状態１６０に遷移する。ＢＲＱ状態１２
０で、他のＰＥから共有バス経由での分散セマフォ取得
要求がなくバスアービタが共有バスの使用を許可する
と、分散セマフォ取得のための共有バスアクセスを実行
するＢＧＮ状態１３０に遷移する。

【００２７】その後、共有バスを経由した所定のアドレ
スへのアクセスが終了すれば、分散セマフォを取得した
ことを示すＧＥＴ状態１４０に遷移し、あるＰＥのＣＰ
Ｕには分散セマフォ取得要求許可を応答する。実施の形
態１のマルチプロセッサ装置では、共有バス１００００
を排他制御することにより、共有バス１００００に接続
する共有リソースを排他制御するような構成であるた
め、共有バス１００００を使用することができるように
なったＰＥは必ず分散セマフォは取得できるため、当該
ＰＥのＣＰＵにセマフォ取得要求許可を応答するのは共
有バスを取得できた時点以後であれば、ＧＥＴ状態１４
０になる以前でもかまわない。

【００２８】ＧＥＴ状態１４０において、当該ＰＥのＣ
ＰＵが分散セマフォ開放要求を発生すると、当該ＰＥの
分散セマフォステートマシンはＦＲＥＥ状態１１０に遷
移する。ＨＬＤ状態１６０において、当該ＰＥのＣＰＵ
から分散セマフォ取得要求が発生したとき、当該要求に
不許可として応答するＮＧ状態１５０に遷移した後、再
びＨＬＤ状態１６０に戻る。ＨＬＤ状態１６０で共有リ
ソースを使用するＰＥから分散セマフォ解放要求が発生
すると、ＦＲＥＥ状態１１０に遷移する。

【００２９】各分散セマフォステートマシンにおいて、
ＧＥＴ状態を分散セマフォの取得許可の回数により細分
化し、複数の分散セマフォ取得要求に対し許可できるカ
ウンティングセマフォとして分散セマフォを実現するこ
とも可能である。

【００３０】図３は実施の形態１のマルチプロセッサ装
置の動作の一例を説明するための図であり、特に、ある
ＰＥが他ＰＥと競合することなく分散セマフォを取得す
る動作を説明するための図である。また、図において当
該ＰＥをＰＥ１０００、他ＰＥをＰＥ２０００とする。
また、分散セマフォステートマシン１２００、２２００
はＦＲＥＥ状態１１０であるとする。

【００３１】まず、ＰＥ１０００内のＣＰＵ１１００か
ら分散セマフォステートマシン１２００へ分散セマフォ
の取得を要求するための信号（分散セマフォ取得要求と
称す）を送る。分散セマフォ取得要求信号とは、例えば
分散セマフォリードアクセス信号などである。分散セマ
フォステートマシン１２００は、その内部に記憶されて
いるＰＥ１０００の接続状況がＦＲＥＥ状態１１０であ
るため、分散セマフォ取得要求信号を受信すると、記憶
される状態がＢＲＱ状態１２０に遷移する。次に、分散
セマフォステートマシン１２００に記憶された状態がＢ
ＲＱ状態１２０となったとき、分散セマフォステートマ
シン１２００は共有リソースに接続する共有バス１００
００の占有、使用を要求するための信号（共有バス取得
要求と称す）をバスアービタ１３００に送る。

【００３２】バスアービタ１３００は当該共有バス取得
要求を受信すると、共有バス１００００の使用権を取得
するための動作を行う。バスアービタ１３００は共有バ
ス１００００の使用権を取得すると、共有バス１０００
０を使用することを許可する信号（共有バス取得許可と
称す）を分散セマフォステートマシン１２００とバス制
御回路１４００とに送る。

【００３３】分散セマフォステートマシン１２００は共
有バス取得許可信号を受けとるとともに、その内部に記
憶される状態がＢＧＮ状態１３０に遷移し、バスアクセ
ス終了を待つ。バス制御回路１４００は共有バス取得許
可を受け、分散セマフォ取得要求信号を対応するバスプ
ロトコルに変換するとともに、システムで一意に決めら
れた分散セマフォ取得要求用のアドレスへアクセスを実
行する。

【００３４】分散セマフォ取得要求用のアドレスへのア
クセスに成功すると分散セマフォが取得できたと判断
し、バス制御回路１４００は分散セマフォステートマシ
ン１２００へ分散セマフォが取得できたことを通知する
信号（分散セマフォ取得通知と称す）を送り、これを受
けた分散セマフォステートマシン１２００はＧＥＴ状態
１４０に遷移した後、分散セマフォ取得要求に対し、成
功したことを通知する信号（分散セマフォ取得成功と称
す）をＣＰＵ１１００に送る。これは、例えば分散セマ
フォ取得要求をリードアクセスとし、リードデータ値
（例えばその値が１）を返すように構成すればよい。こ
の後、ＰＥ１０００は共有リソース１００００を使用す
る。

【００３５】一方、共有バス１００００上で分散セマフ
ォ取得要求用のアドレスへのアクセスが実行されると、
ＰＥ２０００の分散セマフォ要求検知回路２５００は当
該アクセスを検知し、他のＰＥ（ここではＰＥ１００
０）からの共有リソースの使用が現在あると判断すると
ともに、他のＰＥとの競合を避けるため、自身の分散セ
マフォステートマシン２２００に記憶された状態をＨＬ
Ｄ状態に遷移することを要求するための信号（分散セマ
フォＨＬＤ要求と称す）を分散セマフォステートマシン
２２００に送る。分散セマフォステートマシン２２００
は分散セマフォＨＬＤ要求を受けると他のＰＥが分散セ
マフォを取得したとしてＨＬＤ状態１６０に遷移する。

【００３６】ＰＥ１０００は共有リソースの使用を終了
する場合、ＣＰＵ１１００が分散セマフォステートマシ
ン１２００に分散セマフォの開放を要求するための信号
（分散セマフォ開放要求と称す）を送る。分散セマフォ
開放要求として例えば、分散セマフォレジスタへのライ
トアクセス信号等がある。

【００３７】分散セマフォステートマシン１２００は分
散セマフォ開放要求を受信すると、バスアービタ１３０
０に共有バス１００００の開放要求を発行する。バスア
ービタ１３００はバス制御回路１４００へ共有バスを経
由し分散セマフォ開放用のアドレスへアクセスを行う。
このアクセスに成功すると、バスアービタ１３００は分
散セマフォステートマシン１２００へＧＥＴ状態１４０
からＦＲＥＥ状態１１０へ遷移するように指令を出し、
これを受けた分散セマフォステートマシン１２００はＦ
ＲＥＥ状態１１０に遷移する。

【００３８】一方ＰＥ２０００の分散セマフォ要求検知
回路２５００は当該アクセスを検知し、他のＰＥ（ここ
ではＰＥ１０００）からの共有リソースの使用が無いも
のと判断し、分散セマフォステートマシン２２００へＨ
ＬＤ状態１６０からＦＲＥＥ状態１１０へ遷移するよう
に指令を出し、これを受けた分散セマフォステートマシ
ン２２００は記憶する状態がＦＲＥＥ状態１１０とな
る。

【００３９】図３では、ＰＥを２つ有するものを例に説
明したが、ＰＥを３つ以上有するような構成では、分散
セマフォの取得／開放を要求するための所定のアドレス
へのアクセスを実行したＰＥ以外の全てのＰＥの分散セ
マフォ要求検知回路がこのアクセスを同時に検知するよ
うに構成すればよい。具体的には、各ＰＥの分散セマフ
ォ要求検知回路は、共有バス１００００上の所定のアド
レスへのアクセスがあるかどうかを所定の時間間隔で同
期して検知するとともに、分散セマフォの取得／開放を
要求するための所定のアドレスへのアクセス信号を検知
したとき、対応する分散セマフォステートマシンへ所定
の状態へ遷移させることを指令する信号を同期して送る
ように構成すればよい。

【００４０】図４は実施の形態１のマルチプロセッサ装
置の動作の一例を説明するための図であり、具体的に
は、他ＰＥにより既に分散セマフォが取得されている状
態において、あるＰＥが分散セマフォを取得しようとし
たときの動作を説明するための図である。

【００４１】ここでは、ＰＥが２つある場合であり、Ｐ
Ｅ２０００により分散セマフォが取得されている状態に
おいて、ＰＥ１０００が分散セマフォを取得するための
要求を行ったときの動作を説明する。このときＰＥ２０
００によって分散セマフォが既に取得されているため、
ＰＥ１０００の分散セマフォステートマシン１２００は
既にＨＬＤ状態にある。この状態で、ＰＥ１０００のＣ
ＰＵ１１００より分散セマフォ取得要求が発生すると、
分散セマフォステートマシン１２００は分散セマフォの
取得が失敗したことを伝達する信号をＣＰＵ１１００へ
送り、処理を終了する。分散セマフォの取得が失敗した
ことを伝達する信号として例えば、分散セマフォリード
アクセスに対し、リードアクセスが失敗したことに対応
するリードデータ値（例えばその値が０））等がある。

【００４２】図５は実施の形態１のマルチプロセッサ装
置の動作の一例を説明するための図であり、具体的に
は、他ＰＥの分散セマフォステートマシンに記憶される
状態がＨＬＤ状態となる前にこの他ＰＥから分散セマフ
ォの取得要求があったときの動作を説明するための図で
ある。ここでは、ＰＥ１０００が分散セマフォを取得
し、かつＰＥ２０００の分散セマフォステートマシン２
２００に記憶される状態がＨＬＤ状態となる前にＰＥ２
０００から分散セマフォの取得要求があったときの動作
を説明するための図である。ＰＥ１０００が分散セマフ
ォを取得するまでの動作は、図３の説明と同様である。

【００４３】共有バス１００００上の分散セマフォ取得
要求用のアドレスへのアクセスが実行されると、ＰＥ２
０００では分散セマフォ要求検知回路２５００が分散セ
マフォ取得要求アクセスを検知して分散セマフォＨＬＤ
要求を発行する。また、ＰＥ２０００内では分散セマフ
ォ取得要求が発行されるため、分散セマフォステートマ
シン２２００には分散セマフォＨＬＤ要求と分散セマフ
ォ取得要求が同時に要求される。

【００４４】このとき、ＰＥ１０００の分散セマフォ取
得要求を許可している状態であるため、ＰＥ２０００の
分散セマフォステートマシン２２００は、ＦＲＥＥ状態
１１０からＮＧ状態１５０を経由してＨＬＤ状態１６０
に遷移する。そして、ＣＰＵ２１００からの分散セマフ
ォ取得要求に対し、分散セマフォステートマシン２２０
０は分散セマフォ取得失敗応答を返し、分散セマフォＨ
ＬＤ要求のもととなる分散セマフォ取得要求アクセスを
終了させる。これにより、ＰＥ１０００が分散セマフォ
を取得し、ＰＥ２０００は分散セマフォの取得をできな
くする。このように構成することにより、ＰＥ（特にＣ
ＰＵ）は分散セマフォ取得要求を行ってから共有リソー
スへの接続ができないと判断するまでに要する時間を短
くすることができる。

【００４５】図６は実施の形態１のマルチプロセッサ装
置の動作の一例を説明するための図であり、具体的に
は、相異なる２つのＰＥで競合が発生した場合の動作の
一例を説明するための図である。ＰＥ１０００が分散セ
マフォを取得するまでの動作は、図３の説明と同様であ
る。共有バス１００００上で分散セマフォ取得要求アク
セスが実行されると、ＰＥ２０００では分散セマフォ要
求検知回路２５００が分散セマフォ取得要求アクセスを
検知して分散セマフォＨＬＤ要求を発行する。

【００４６】ＰＥ２０００ではＣＰＵ２１００より分散
セマフォ取得要求が発行され、分散セマフォステートマ
シン２２００はＢＲＱ状態１２０に遷移してバスアービ
タ２３００に共有バス取得要求を発行する。バスアービ
タ２３００は共有バス１００００の使用権取得のための
動作を行うが、既にＰＥ１０００が取得しているため共
有バス１００００の使用権を取得できない。この状態で
分散セマフォ要求検知回路２５００から分散セマフォス
テートマシン２２００に分散セマフォＨＬＤ要求が発生
すると、分散セマフォステートマシン２２００は、ＢＲ
Ｑ状態１２０からＮＧ状態１５０に遷移し、分散セマフ
ォ取得失敗応答をＣＰＵ２１００に返すとともに、ＨＬ
Ｄ状態１６０に遷移する。

【００４７】実施の形態１のマルチプロセッサ装置は上
述のような構成を有しているため、共有バス上に排他制
御用の信号線を特別に設けなくとも、各プロセッシング
エレメントは共有バス及び共有バス上の共有リソースを
排他制御しつつ使用することが可能となる。また、疎結
合型のマルチプロセッサ装置において本構成を適用すれ
ば、共有バスに排他制御用の信号線を必要としないた
め、組み込み用などでバスの信号線の本数に制限のある
システムやシリアルバスなどに容易に適用することがで
きるとともに、開発負荷を低くすることができる。

【００４８】また、他のＰＥが既に共有リソースを使用
している場合、あるＰＥは分散セマフォステートマシン
の情報を参照すれば共有リソースを使用できないことが
判断できるので、共有リソースを使用できないと判断す
るのに要する時間が短くなる。従ってシステムバスの性
能や対応する共有リソースの性能が悪い場合であって
も、バスプロトコルの終了までの時間が短縮されるの
で、システム性能の低下を招くことはない。更には、各
分散セマフォ要求検知回路は互いに同期しつつ分散セマ
フォ取得要求を検知しているので、時間的に後から共有
リソースへの接続を要求したＰＥが先に接続するといっ
たような、接続順序に不整合が生じることはない。

【００４９】実施の形態２．実施の形態２のマルチプロ
セッサ装置は各ＰＥの上で動作するソフトウェア（例え
ばアプリケーションプログラム）、オペレーティングシ
ステムから共有バス１００００に接続する共有リソース
の使用するための要求を受け取ったとき、これを処理す
るような構成を有することを特徴とするものである。図
７は、実施の形態２のマルチプロセッサ装置のＰＥの処
理の概念を説明するための図である。図において、２１
０００はＰＥで動作するアプリケーションプログラムで
ある。２１０００１はアプリケーションプログラム２１
０００に記された共有バスを介し、共有リソースの使用
を要求するための指令情報である。２２０００はアプリ
ケーションプログラム２１０００から指令情報２１００
０１を受け取ったとき、このアプリケーションプログラ
ム２１０００が動作するＰＥの動作を制御する制御手段
である共有リソース処理モジュールである。

【００５０】各ＰＥは起動しているアプリケーションプ
ログラム２１０００からの指令情報を受信する指令情報
受信手段（図示せず）を有し、指令情報受信手段は指令
情報２１０００１を受け取ると、共有リソース処理モジ
ュール２２０００を起動する。共有リソース処理モジュ
ール２２０００は当該ＰＥが分散セマフォの取得を行う
ようにその動作を制御する。当該ＰＥが分散セマフォを
取得する動作は実施の形態１に同じである。

【００５１】当該ＰＥが分散セマフォの取得に成功する
と（つまり当該ＰＥの分散セマフォステートマシンの内
部に記憶される状態がＧＥＴ状態１４０になると）、ア
プリケションプログラム２１０００は共有バス１０００
０上の所望する共有リソースを使用する。またアプリケ
ーションプログラム２１０００は、共有リソースの使用
が終了すれば、当該ＰＥの分散セマフォステートマシン
に記憶される状態をＦＲＥＥ状態１１０にし、共有バス
１００００の使用権を開放する。

【００５２】また、共有リソース処理モジュール２２０
００はＰＥが分散セマフォの取得に失敗すると、一定時
間後再びＰＥに共通リソースの取得を行わせるために、
対応するＰＥのＣＰＵへ分散セマフォを取得するための
指示を出す。このように構成することにより、ＰＥ上で
動作するアプリケーションプログラムから共有リソース
を排他制御しながら使用することができる。

【００５３】図８は実施の形態２のマルチプロセッサ装
置において、共有リソース処理モジュール２２０００の
処理方法を説明するためのフローチャート図である。図
において、ＳＴＡＲＴとは、アプリケーションプログラ
ム２１０００から共有リソースの使用を要求するための
指令を受けたときである。まずＳＴ１０において、アプ
リケーションソフトウェア２１０００から共有バス１０
０００上の共有リソースへのアクセス要求を受け取る
と、まず分散セマフォを取得するための指令信号を対応
するＰＥのＣＰＵへ送る。対応するＰＥが分散セマフォ
の取得に成功したときにはＳＴ３０へ進み、失敗したと
きにはＳＴ２０へ進む。

【００５４】ＳＴ２０では対応するＰＥが分散セマフォ
の取得に失敗し、一定時間が経過した後再びＳＴ１０に
進み、分散セマフォ取得するための指令信号を対応する
ＰＥのＣＰＵへ送る。ＳＴ３０では共有バス１００００
の使用権を取得したので、アプリケーションプログラム
２１０００は共有バス１００００を介し、所望する共有
リソースへアクセスする。アクセスが終了するとＳＴ４
０へ進む。ＳＴ４０では分散セマフォを解放し、共有リ
ソ−ス処理モジュールを終了し、アプリケーションソフ
トウェア２１０００はその後の処理を実行する。

【００５５】実施の形態２のマルチプロセッサ装置はア
プリケーションプログラム２１０００から共有リソース
を使用する要求があったとき、共有リソース処理モジュ
ール２２０００から対応するＰＥ（つまりアプリケーシ
ョンプログラム２１０００が動作しているＰＥ）のＣＰ
Ｕに対し、分散セマフォを取得するための指令信号を出
すように構成したので、アプリケーションプログラム２
１０００から共有バス１００００を介して共有リソース
にアクセスすることができる。さらに共有リソース処理
モジュールは対応するＰＥが分散セマフォの取得に失敗
したとしても、一定時間経過後に再び対応するＰＥのＣ
ＰＵに分散セマフォを取得するための指令信号を送るの
で、確実に分散セマフォを取得することができる。

【００５６】また共有バス１００００上に共有リソース
が複数あるような構成である場合には、各ＰＥ毎に個々
の共有リソースに対応する分散セマフォステートマシン
を設け、個々の共有リソースに対応する分散セマフォを
設けるとともに、各ＰＥが共有バス１００００上のある
共有リソースを排他制御するように構成すれば、共有バ
ス１００００上に複数の共有リソースがある場合におい
て、各ＰＥが共有バス１００００上の共有リソースをよ
り効率よく利用することができる。

【００５７】実施の形態３．図９は実施の形態３のマル
チプロセッサ装置を説明するための図であり、具体的に
は分散セマフォステートマシンに記憶される接続状況が
どのように変更されるかを説明するための状態遷移図で
ある。図において、図２と同一の符号を付したものは同
一またはこれに相当するものである。図において、１７
０は他ＰＥが分散セマフォを既に取得している状態にお
いて、当該ＰＥが分散セマフォの取得の要求を行ったと
きに記憶される状態に対応するＷＡＩＴ状態である。Ｗ
ＡＩＴ状態１７０は当該ＰＥが分散セマフォを取得する
まで対応する分散セマフォステートマシンに記憶され
る。

【００５８】図に示す分散セマフォステートマシンの動
作を説明する。ＦＲＥＥ状態１１０において、他ＰＥが
共有バス１００００経由で分散セマフォ取得を要求して
きた場合、分散セマフォステートマシンはＨＬＤ状態１
６０に遷移する。 ＨＬＤ状態１６０において、当該Ｐ
Ｅからの分散セマフォ取得要求がないまま分散セマフォ
が解放されると、ＦＲＥＥ状態１１０に遷移する。ＨＬ
Ｄ状態１６０において、他ＰＥが分散セマフォを解放す
る前に当該ＰＥから分散セマフォ取得要求が発生する
と、ＷＡＩＴ状態１７０に遷移する。このＷＡＩＴ状態
１７０は、他ＰＥが分散セマフォを解放し、当該ＰＥが
分散セマフォを取得できるまでこの状態を保ちつづけ
る。

【００５９】ＦＲＥＥ状態１１０において、当該ＰＥか
ら分散セマフォの取得の要求が発生すると、ＢＲＱ状態
１２０に遷移する。ＢＲＱ状態１２０でバスアービタか
ら共有バス取得許可が返ってくる前に共有バス１０００
０経由で他ＰＥから分散セマフォの取得の要求するため
のアドレスへアクセスが発生するとＷＡＩＴ状態１７０
に遷移する。分散セマフォステートマシンに記憶された
状態がＷＡＩＴ状態１７０であるとき、共有バス取得要
求を発生することができないように予め設定されてい
る。従って、共有バス１００００経由で他ＰＥが共有リ
ソースの使用を終了し、分散セマフォを解放すると、Ｗ
ＡＩＴ状態１７０から再びＢＲＱ状態１２０に遷移して
共有バス取得要求を発生する。

【００６０】ＢＲＱ状態１２０で他ＰＥに分散セマフォ
を取得されることなく共有バス取得許可をバスアービタ
より受信すると、分散セマフォ取得のため、分散セマフ
ォ取得要求用のアドレスへアクセスを実行するＢＧＮ状
態１３０に遷移し、アクセス終了後、ＣＰＵへ分散セマ
フォ取得要求に許可を応答し、分散セマフォを取得した
ことを示すＧＥＴ状態１４０に遷移する。ＧＥＴ状態１
４０になると、当該ＰＥは共有リソースを使用するとと
もに、共有リソースの使用が終了したとき、当該ＰＥは
分散セマフォの解放要求用のアドレスへアクセスを実行
し、その後ＦＲＥＥ状態１１０に遷移する。このよう
に、実施の形態３のマルチプロセッサ装置のＰＥの分散
セマフォステートマシンは記憶された状態がＷＡＩＴ状
態１７０であるとき、当該ＰＥ内のバス制御回路からな
される分散セマフォ取得要求用のアドレスへのアクセス
は、ＢＧＮ状態１３０となって分散セマフォ取得が許可
されるまで、ＣＰＵのアクセスがウェイトされる。

【００６１】図１０は、実施の形態３のマルチプロセッ
サ装置を説明するための図である。図において、図１と
同一の符号を付したものは同一またはこれに相当するも
のである。図において、１２００ａ、２２００ａは記憶
手段に対応する分散セマフォステートマシンであり、分
散セマフォステートマシン１２００ａ、２２００ａは図
９に示したような動作状態の遷移が行われるものであ
る。

【００６２】図に示したマルチプロセッサ装置の動作の
一例を説明する。まず、複数のＰＥ（ここではＰＥ１０
００、ＰＥ２０００）が互いに競合することなく分散セ
マフォを取得するときの動作は実施の形態１に同じであ
るのでここでは説明を省略する。

【００６３】ＰＥ２０００が分散セマフォ取得要求のた
めに共有バス１００００の使用権を取得して共有バス１
００００上で分散セマフォ取得要求アクセスを実行した
後、ＰＥ１０００が分散セマフォ取得要求を発行する場
合について、ＰＥ１０００の動作について説明する。

【００６４】分散セマフォステートマシン１２００ａが
ＦＲＥＥ状態１１０でありかつ、ＰＥ１０００のＣＰＵ
１１００が分散セマフォステートマシン１２００ａへ分
散セマフォ取得要求を送る前に分散セマフォ要求検知回
路１５００が共有バス１００００上の分散セマフォ取得
要求アクセスを検知し、分散セマフォＨＬＤ要求を分散
セマフォステートマシン１２００ａに送ったとき、分散
セマフォステートマシン１２００ａはＨＬＤ状態１６０
に遷移する。その後ＣＰＵ１１００から分散セマフォス
テートマシン１２００ａへ分散セマフォ取得要求が送ら
れると、ＷＡＩＴ状態１７０に遷移して分散セマフォが
解放されるのを待つ。

【００６５】また、分散セマフォステートマシン１２０
０ａがＦＲＥＥ状態１１０であり、分散セマフォ要求検
知回路１５００が分散セマフォ取得要求のアクセスを検
知する前にＣＰＵ１１００が分散セマフォステートマシ
ン１２００ａへ分散セマフォ取得要求を送ったとき、分
散セマフォステートマシン１２００ａに記憶される状態
は一旦ＢＲＱ状態１２０に遷移するが、共有バス１００
００を取得するより前に分散セマフォ要求検知回路１５
００が分散セマフォ取得要求アクセスを検知するため、
分散セマフォステートマシン１２００ａはＷＡＩＴ状態
１７０に遷移し、分散セマフォが解放されるのを待つ。

【００６６】分散セマフォステートマシン１２００ａが
ＷＡＩＴ状態１７０である場合において、分散セマフォ
要求検知回路１５００は分散セマフォ解放要求用のアド
レスへのアクセスを検知することにより、分散セマフォ
が共有バス１００００経由で解放されたと判断し、分散
セマフォステートマシン１２００ａに再びＢＲＱ状態１
２０に遷移するよう指令する。これを受けた分散セマフ
ォステートマシン１２００ａは再びＢＲＱ状態１２０に
遷移するとともに、バスアービタ１３００に共有バス取
得要求を送る。この後、再び共有バス１００００の使用
権を取得する以前に共有バス１００００経由で分散セマ
フォが他のＰＥに取得されるとＷＡＩＴ状態１７０に遷
移し、分散セマフォが解放された状態でバスアービタ１
３００が共有バス取得許可を送る。また、共有バス１０
０００の使用権を取得すると、分散セマフォステートマ
シン１２００ａは記憶される状態をＢＧＮ状態１３０に
遷移し、バス制御回路１４００が共有バス１００００上
で分散セマフォ取得要求アクセスを発行する。

【００６７】また、実施の形態３のマルチプロセッサ装
置は、分散セマフォの取得に失敗したＰＥのＣＰＵは所
定の時間間隔毎に分散セマフォの取得要求を分散セマフ
ォステートマシンに送る必要がないため、ＣＰＵの負荷
を軽減することができる。更にＰＥ毎に優先度を割り当
てれば、複数のＰＥがＷＡＩＴ状態１７０であったとし
ても優先度の高いＰＥに分散セマフォを取得させること
により、分散セマフォの取得順序を制御できる。

【００６８】実施の形態４．図１１は実施の形態４のマ
ルチプロセッサ装置における分散セマフォステートマシ
ンの動作を説明するための図であり、詳しくは分散セマ
フォステートマシンにより記憶されるマルチプロセッサ
の状態を示す状態遷移図である。図において図２、９と
同一の符号を付したものは同一またはこれに相当するも
のである。図において１８０は共有バス１００００の使
用権を取得できるのを待っているＦＬＧ状態、１９０は
共有バス１００００の使用権を取得し、分散セマフォ取
得要求を行うため、分散セマフォ取得要求用のアドレス
へのアクセスを実行しているＦＢＧＮ状態、２００は分
散セマフォ取得要求用のアドレスへのアクセス終了後、
当該ＰＥ内のＣＰＵに割込みを発生しているＩＲ状態で
ある。

【００６９】次に、図１１に示す分散セマフォステート
マシンの動作を説明する。例えば、リセット直後のよう
に分散セマフォの取得要求が全くない状態であるＦＲＥ
Ｅ状態１１０が分散セマフォステートマシンの定常状態
である。分散セマフォステートマシンがＦＲＥＥ状態１
１０であり、かつ当該分散セマフォステートマシンを有
するＰＥのＣＰＵからの分散セマフォ取得要求がなくか
つ、他ＰＥが共有バス１００００経由で分散セマフォ取
得を要求してきた場合、当該ＰＥの分散セマフォ要求検
知検知回路は、他ＰＥからの分散セマフォ取得要求を検
知し、分散セマフォＨＬＤ要求を当該分散セマフォステ
ートマシンに送ることにより、分散セマフォステートマ
シンはＨＬＤ状態１６０に遷移する。

【００７０】当該分散セマフォステートマシンがＨＬＤ
状態１６０である場合において、当該ＰＥのＣＰＵから
の分散セマフォ取得要求がないまま他ＰＥが分散セマフ
ォを解放すると、当該ＰＥの分散セマフォ要求検知回路
は分散セマフォの開放を検知した後、分散セマフォステ
ートマシンに記憶される状態をＦＲＥＥ状態１１０に遷
移するよう指令を送り、これを受けた分散セマフォステ
ートマシンは記憶される状態がＦＲＥＥ状態１１０に遷
移する。

【００７１】ＨＬＤ状態１６０で分散セマフォが解放さ
れる前に当該ＰＥのＣＰＵから分散セマフォ取得要求が
発生すると、ＮＧ状態１５０に遷移する。ＦＲＥＥ状態
１１０で当該ＰＥのＣＰＵからと他ＰＥからの分散セマ
フォ取得要求が発生した場合、当該ＰＥのＣＰＵへ分散
セマフォ取得を不許可として応答するＮＧ状態１５０に
遷移する。ＦＲＥＥ状態１１０で他ＰＥから分散セマフ
ォ取得要求がなく、当該ＰＥのＣＰＵから分散セマフォ
取得要求が発生した場合、ＢＲＱ状態１２０に遷移して
バスアービタに共有バス１００００の使用を要求する。

【００７２】ＢＲＱ状態１２０で他ＰＥから共有バス経
由で分散セマフォ取得要求が発生すると、当該ＰＥのＣ
ＰＵへ分散セマフォ取得を不許可として応答するＮＧ状
態１５０に遷移する。ＢＲＱ状態１２０で、他ＰＥから
共有バス経由での分散セマフォ取得要求がなくバスアー
ビタが共有バスの使用を許可すると、分散セマフォ取得
のための共有バスアクセスを実行するＢＧＮ状態１３０
に遷移する。その後、共有バスアクセス終了とともに分
散セマフォを取得したことを示すＧＥＴ状態１４０に遷
移し、当該ＰＥのＣＰＵには分散セマフォ取得要求許可
を応答する。ＧＥＴ状態１４０では、当該ＰＥのＣＰＵ
が分散セマフォ開放要求を送るとＦＲＥＥ状態１１０に
遷移する。

【００７３】ＮＧ状態１５０では当該ＰＥのＣＰＵへは
分散セマフォ取得を不許可として応答し、バスアービタ
への共有バス取得要求を一旦終了させ、分散セマフォが
解放されるのを待つ。分散セマフォが解放されると、Ｎ
Ｇ状態１５０からＦＬＧ状態１８０に遷移する。ＦＬＧ
状態１８０では、分散セマフォステートマシンはバスア
ービタに共有バス取得要求を出力し、バスアービタから
共有バス取得許可が返ってきた時点でＦＢＧＮ状態１９
０に遷移するとともに、共有バス取得要求を終了する。
ＦＢＧＮ状態１９０では、ＢＧＮ状態と同様、分散セマ
フォ取得のため、分散セマフォ取得要求用のアドレスへ
のアクセスを実行し、アクセス終了後ＩＲ状態２００に
遷移する。

【００７４】ＩＲ状態２００では、分散セマフォが取得
できたことを通知するために、ＣＰＵ１１００に割込み
信号を送る。この後、分散セマフォステートマシンはＧ
ＥＴ状態１４０に遷移する。ＧＥＴ状態１４０では、当
該ＰＥのＣＰＵが分散セマフォ開放要求を発生するとＦ
ＲＥＥ状態１１０に遷移する。ＨＬＤ状態１６０で他Ｐ
Ｅから分散セマフォ開放要求が発生すると、ＦＲＥＥ状
態１１０に遷移する。

【００７５】図１２は実施の形態４のマルチプロセッサ
装置を説明するための図であり、具体的にはマルチプロ
セッサ装置の構成を示すブロック図である。図において
１２００ｂ、２２００ｂは分散セマフォステートマシン
である。図１２のマルチプロセッサ装置の動作におい
て、他ＰＥと競合なく分散セマフォを取得するときのＰ
Ｅの動作は実施の形態１に説明したものと同様の動作と
なるので、ここでは説明を省略する。

【００７６】競合が発生した場合において、先に分散セ
マフォを取得したＰＥの動作は実施の形態１に示したも
のと同様の動作となる。競合が発生した場合において、
分散セマフォを取得できなかったＰＥでは、一旦対応す
るＣＰＵに分散セマフォ取得失敗を応答し、内部に記憶
される状態がＮＧ状態１５０となる。今競合が発生した
場合において、分散セマフォを取得できなかったＰＥが
ＰＥ２０００であり、分散セマフォステートマシン２２
００ｂに記憶された状態がＮＧ状態１５０であるとす
る。分散セマフォステートマシン２２００ｂがＮＧ状態
１５０となっている間は、対応するＣＰＵ２２００は分
散セマフォを取得する動作以外の処理を行うことができ
る。その後、分散セマフォを取得していたＰＥ１０００
が分散セマフォを開放したとする。ＰＥ２０００の分散
セマフォ要求検知回路２５００は分散セマフォの開放を
検知するとともに、分散セマフォステートマシン２２０
０ｂへＦＬＧ状態１８０に遷移するように指令を出す。
これを受けた分散セマフォステートマシン２２００ｂは
ＦＬＧ状態１８０に遷移するとともに、分散セマフォス
テートマシン２２００ｂはバスアービタ２３００に共有
バス取得要求を出力し、バスアービタ２３００は共有バ
ス１００００の使用権を取得すると、共有バス取得許可
を返し、これを受けた分散セマフォステートマシン２２
００ｂＦＢＧＮ状態１９０に遷移する。このとき、バス
制御回路１４００は分散セマフォ取得のため、分散セマ
フォ取得要求用のアドレスへのアクセスを実行し、アク
セス終了後、分散セマフォステートマシン２２００ｂは
ＩＲ状態２００に遷移する。ＩＲ状態２００となった分
散セマフォステートマシン２２００ｂは、ＣＰＵ２１０
０に割り込み信号を送信した後、分散セマフォステート
マシン２２００ｂは記憶する状態がＧＥＴ状態１４０と
なる。

【００７７】実施の形態４のマルチプロセッサ装置は、
分散セマフォステートマシンに記憶された状態がＮＧ状
態である場合、対応するＣＰＵは分散セマフォを取得す
るための動作以外の処理を行えるように構成したので、
ＣＰＵの稼働率が上がり、より効率のよい処理を行うこ
とが可能となる。

【００７８】実施の形態５．図１３は実施の形態５のマ
ルチプロセッサ装置の動作を説明するための図であり、
詳しくはマルチプロセッサ装置の共有リソース処理モジ
ュール２２０００の処理を説明するための図である。

【００７９】図に示すように、アプリケーションソフト
ウェア２１０００で共有バス１００００上のリソースへ
のアクセスが必要になると、共有リソース処理モジュー
ル２２０００を呼び出す。共有リソース処理モジュール
２２０００では、図に示すように、アプリケーションソ
フトウェア２１０００から共有バス１００００上の共有
リソースへのアクセス要求を受け取ると、まず分散セマ
フォ取得要求を発行する。

【００８０】本要求が発行されると、分散セマフォステ
ートマシンによって、分散セマフォが取得できるまでＣ
ＰＵからの分散セマフォ取得要求としてのアクセスはウ
ェイトされる。その後、分散セマフォが取得可能とな
り、分散セマフォステートマシンがウェイトしていたＣ
ＰＵからの当該アクセスをウェイト解除して分散セマフ
ォ取得成功応答を返す。

【００８１】分散セマフォ取得成功応答が返ってくる
と、共有バス１００００を取得できたとして共有バス１
００００上の所望のリソースへのアクセスを実行する。
アクセス終了後、分散セマフォを解放して処理を終了
し、アプリケーションソフトウェア２１０００に制御を
戻す。

【００８２】図１４は、実施の形態５のマルチプロセッ
サ装置の動作を説明するための図である。図において、
２３０００は分散セマフォ取得通知割り込み２３０１０
の処理を行う割り込み処理プログラムに対応するＩＳＲ
である。ＩＳＲ２３０００は、対応するＰＥの分散セマ
フォステートマシンからの分散セマフォ取得通知割込み
２３０１０が発生したとき、その処理がなされるように
予め設定されているものである。

【００８３】アプリケーションソフトウェア２１０００
で共有バス１００００上の共有リソースへのアクセスが
必要になると、共有リソース処理モジュール２２０００
が呼び出される。共有リソース処理モジュール２２００
０では、図に示すように、アプリケーションソフトウェ
ア２１０００から共有バス１００００上の共有リソース
へのアクセス要求を受け取ると、まずＳＴ１０により分
散セマフォ取得要求を発行する。

【００８４】本要求に対して分散セマフォ取得失敗応答
が返ってきた場合には、ＳＴ６０により分散セマフォ取
得待ちとして休止状態となり、休止状態の間は他のタス
クにＣＰＵを一旦明け渡す。その後、分散セマフォ取得
通知割込み２３０１０が発生し、これに対応する信号を
検知するとＩＳＲ２３０００が起動する。図に示したも
のでは、ＩＳＲ２３０００は、ＳＴ７０により検出した
割込みをクリアする。次にＳＴ８０により分散セマフォ
取得待ちで休止状態のタスクを再開するための指令情報
（ここでは分散セマフォ取得成功応答）を共有リソース
処理モジュール２２０００に送るとともに、その処理を
終了する。共有リソース処理モジュール２２０００は、
分散セマフォ取得成功応答を受け取るかＩＳＲ２３００
０により休止状態から再開されると、ＳＴ３０により共
有リソースへのアクセスを実行する。次に共有リソース
の使用が終了したとき、ＳＴ４０により分散セマフォを
開放し、その処理を終了するとともに、アプリケーショ
ンソフトウェア２１０００はその後の処理を実行する。

【００８５】この実施の形態によれば、共有リソース処
理モジュール２２０００は、分散セマフォの取得に失敗
したとき、その処理を一旦停止するとともに、ＣＰＵは
他の処理（タスク）を行えるように構成したので、他の
プロセッシングエレメントが分散セマフォを取得してい
るときに分散セマフォ取得要求を発生して分散セマフォ
取得に失敗したとしても、分散セマフォをポーリングす
る必要がないため、各ＰＥのＣＰＵの稼働率を高めるこ
とが可能となる。

【００８６】ここでは、一つのアプリケーションソフト
ウェアのみが共有リソースへアクセスするような例とな
っているが、複数のアプリケーションソフトウェアが共
有リソースへアクセスするシステムでもかまわない。こ
のようなシステムでは、共有リソース処理モジュール２
２０００をリエントラントな関数とするかアプリケーシ
ョンソフトウェアとは独立したタスクとし、共有リソー
ス処理モジュール２３０００では共有リソースへのアク
セスを要求し、その処理の状態が休止状態となっている
タスクを管理できるように構成すればよい。

【００８７】上述した各実施の形態のマルチプロセッサ
装置はネットワーク上にグローバルなシステム空間を持
つような、ネットワーク接続されたものとしてもよい。
この場合、分散セマフォをグローバルなシステム空間の
アドレスに割り付け、そのアドレスへのアクセスをネッ
トワーク上にブロードキャストし、そのアドレスへのア
クセスを他のＰＥから分散セマフォ取得要求として扱う
ように構成すればよい。

【００８８】

【発明の効果】この発明に係るマルチプロセッサ装置
は、共有リソースと、前記共有リソースに接続する接続
経路と、複数のプロセッシングエレメントとを備え、前
記プロセッシングエレメントは、前記共有リソースへの
接続を制御するための情報であって、その情報は前記共
有リソースへの接続動作に応じ予め定められた規則に従
って変更される接続状況を前記予め定められた規則にし
たがって変更するとともに記憶する記憶手段と、所定の
アドレスへのアクセスを検知することにより前記共有リ
ソースへの接続の要求の有無を検知することによって前
記記憶手段動作を制御する検知手段とを有し、前記複数
のプロセッシングエレメントのうちのあるプロセッシン
グエレメントが前記接続経路を介して前記共有リソース
への接続を要求した場合、当該プロセッシングエレメン
トの記憶手段に記憶される接続状況が前記共有リソース
への接続を許可する情報へ変更するとともに、当該プロ
セッシングエレメント以外の他のプロセッシングエレメ
ントの検知手段は前記共有リソースへの接続の要求が有
ることを検知した後、対応する記憶手段に記憶される接
続状況を共有リソースへの接続を不許可とする情報への
変更を指令するように構成したので、組み込み用などの
バスの信号線の本数に制限のあるシステムやシリアルバ
スなどでも、信号線の本数を増やすことなく、共有リソ
ースを排他制御することが可能となる。

【００８９】この発明に係るマルチプロセッサ装置は、
各プロセッシングエレメントは接続経路の使用権の情報
を保持する接続経路使用権情報記憶手段を有し、あるプ
ロセッシングエレメントが前記接続経路を介して共有リ
ソースへの接続を要求し、接続経路の使用権を得た場
合、当該プロセッシングエレメントの接続経路使用権情
報記憶手段は、接続経路の使用権を得たことを示す情報
を保持するように構成したので、組み込み用などのバス
の信号線の本数に制限のあるシステムやシリアルバスな
どでも、信号線の本数を増やすことなく、共有リソース
を排他制御することが可能となる。

【００９０】この発明に係るマルチプロセッサ装置は、
プロセッシングエレメントは、その上で動作するソフト
ウェアから共有リソースへの接続を要求するための指令
信号を受け取る指令信号を受け取ると、記憶手段に記憶
される接続状況を共有リソースへの接続待ちに対応する
情報に変更するとともに、当該プロセッシングエレメン
トの記憶手段に記憶される接続状況が前記共有リソース
への接続を許可する情報となるまで適当な時間間隔で前
記共有リソースへの接続を要求するように構成したの
で、プロセッシングエレメント上で動作するアプリケー
ションプログラムから共有リソースを排他制御しながら
使用することができる。

【００９１】この発明に係るマルチプロセッサ装置は、
プロセッシングエレメントの記憶手段を分散セマフォス
テートマシンとし、前記プロセッシングエレメントの接
続経路使用権情報記憶手段をバスアービタとし、検知手
段を分散セマフォを取得するためのアドレスへのアクセ
スを検知するものとし、前記プロセッシングエレメント
は少なくとも１つＣＰＵと、分散セマフォを取得するた
めのアドレスへアクセスするバス制御回路とを有するの
で、組み込み用などのバスの信号線の本数に制限のある
システムやシリアルバスなどでも、信号線の本数を増や
すことなく、共有リソースを排他制御することが可能と
なる。更には、接続経路上でバスプロトコルを実行する
以前でも、共有リソースの排他制御権を取得可能な状態
で接続経路を取得した時点でＣＰＵに対して分散セマフ
ォ取得許可を応答できるため、システム性能が向上す
る。

【００９２】この発明に係るマルチプロセッサ装置は、
分散セマフォステートマシンに記憶される接続状況が共
有リソースへの接続待ちに対応する情報であるとき、当
該プロセッシングエレメントが分散セマフォを取得する
まで当該プロセッシングエレメントのＣＰＵは前記分散
セマフォの取得要求の処理を待ち状態とするように構成
したので、あるプロセッシングエレメントが分散セマフ
ォを取得している状態で複数のプロセッシングエレメン
トから分散セマフォ取得要求が発生した場合でも、プロ
セッシングエレメントの優先順位を予め決めておけば、
分散セマフォの取得順序を制御できる。

【００９３】この発明に係るマルチプロセッサ装置は、
プロセッシングエレメントは分散セマフォが取得できな
かった場合には当該ＣＰＵに分散セマフォ取得失敗応答
を返すとともに、分散セマフォが取得できるまで分散セ
マフォ取得要求を保持しておき、当該プロセッシングエ
レメントの分散セマフォステートマシンは分散セマフォ
が取得できたときに分散セマフォを取得した状態に遷移
するとともに、当該プロセッシングエレメントのＣＰＵ
に対して分散セマフォが取得できたことを通知するため
の割込み信号を発生し、当該プロセッシングエレメント
のＣＰＵに前記割込み信号を送るように構成したので、
他のプロセッシングエレメントが分散セマフォを取得し
ているときに分散セマフォ取得要求を発生して分散セマ
フォ取得に失敗したとしても、分散セマフォをポーリン
グする必要がないため、ＣＰＵの稼働率を高めることが
可能となる。

【００９４】この発明に係るマルチプロセッサ装置は、
プロセッシングエレメントは、その上で動作するソフト
ウェアから共有リソースへの接続を要求するための指令
信号を受け取る指令信号を受け取ると、当該プロセッシ
ングエレメントは、前記ソフトウェアから前記共有リソ
ースへの接続の要求があったことを記憶するとともに、
前記ソフトウェアの処理を中断させ、前記ソフトウェア
の処理以外の他の処理を実行することができるように構
成したので、他のプロセッシングエレメントが分散セマ
フォを取得しているときに分散セマフォ取得要求を発生
して分散セマフォ取得に失敗したとしても、分散セマフ
ォをポーリングする必要がないため、ＣＰＵの稼働率を
高めることが可能となる。

【図面の簡単な説明】

【図１】 実施の形態１のマルチプロセッサ装置を説明
するための図である。

【図２】 実施の形態１のマルチプロセッサ装置を説明
するための図である。

【図３】 実施の形態１のマルチプロセッサ装置を説明
するための図である。

【図４】 実施の形態１のマルチプロセッサ装置を説明
するための図である。

【図５】 実施の形態１のマルチプロセッサ装置を説明
するための図である。

【図６】 実施の形態１のマルチプロセッサ装置を説明
するための図である。

【図７】 実施の形態２のマルチプロセッサ装置を説明
するための図である。

【図８】 実施の形態２のマルチプロセッサ装置を説明
するための図である。

【図９】 実施の形態３のマルチプロセッサ装置を説明
するための図である。

【図１０】 実施の形態３のマルチプロセッサ装置を説
明するための図である。

【図１１】 実施の形態４のマルチプロセッサ装置を説
明するための図である。

【図１２】 実施の形態４のマルチプロセッサ装置を説
明するための図である。

【図１３】 実施の形態５のマルチプロセッサ装置を説
明するための図である。

【図１４】 実施の形態５のマルチプロセッサ装置を説
明するための図である。

【図１５】 従来のマルチプロセッサ装置を説明するた
めの図である。

【符号の説明】

１０００、２０００ プロセッシングエレメント １１００、２１００ ＣＰＵ １２００、２２００ 分散セマフォステートマシン １３００、２３００ バスアービタ １４００、２４００ バス制御回路 １５００、２５００ 分散セマフォ要求検知回路 １００００ 共有バス

Claims (7)

【特許請求の範囲】
1. 【請求項１】 共有リソースと、 前記共有リソースに接続する接続経路と、 複数のプロセッシングエレメントとを備え、 前記プロセッシングエレメントは、 前記共有リソースへの接続を制御するための情報であっ
   て、その情報は前記共有リソースへの接続動作に応じ予
   め定められた規則に従って変更される接続状況を前記予
   め定められた規則にしたがって変更するとともに記憶す
   る記憶手段と、所定のアドレスへのアクセスを検知する
   ことにより前記共有リソースへの接続の要求の有無を検
   知することによって前記記憶手段動作を制御する検知手
   段とを有し、 前記複数のプロセッシングエレメントのうちのあるプロ
   セッシングエレメントが前記接続経路を介して前記共有
   リソースへの接続を要求した場合、 当該プロセッシングエレメントの記憶手段に記憶される
   接続状況が前記共有リソースへの接続を許可する情報へ
   変更するとともに、 当該プロセッシングエレメント以外の他のプロセッシン
   グエレメントの検知手段は前記共有リソースへの接続の
   要求が有ることを検知した後、対応する記憶手段に記憶
   される接続状況を共有リソースへの接続を不許可とする
   情報への変更を指令するように構成したことを特徴とす
   るマルチプロセッサ装置。
2. 【請求項２】 各プロセッシングエレメントは接続経路
   の使用権の情報を保持する接続経路使用権情報記憶手段
   を有し、 あるプロセッシングエレメントが前記接続経路を介して
   共有リソースへの接続を要求し、接続経路の使用権を得
   た場合、 当該プロセッシングエレメントの接続経路使用権情報記
   憶手段は、接続経路の使用権を得たことを示す情報を保
   持するように構成したことを特徴とする請求項１に記載
   のマルチプロセッサ装置。
3. 【請求項３】 プロセッシングエレメントの記憶手段を
   分散セマフォステートマシンとし、 前記プロセッシングエレメントの接続経路使用権情報記
   憶手段をバスアービタとし、 検知手段を分散セマフォを取得するためのアドレスへの
   アクセスを検知するものとし、 前記プロセッシングエレメントは少なくとも１つＣＰＵ
   と、 分散セマフォを取得するためのアドレスへアクセスする
   バス制御回路とを有することを特徴とする請求項２に記
   載のマルチプロセッサ装置。
4. 【請求項４】 プロセッシングエレメントは、 その上で動作するソフトウェアから共有リソースへの接
   続を要求するための指令信号を受け取る指令信号を受け
   取ると、 記憶手段に記憶される接続状況を共有リソースへの接続
   待ちに対応する情報に変更するとともに、 当該プロセッシングエレメントの記憶手段に記憶される
   接続状況が前記共有リソースへの接続を許可する情報と
   なるまで適当な時間間隔で前記共有リソースへの接続を
   要求するように構成したことを特徴とする請求項１また
   は２のいずれかに記載のマルチプロセッサ装置。
5. 【請求項５】 分散セマフォステートマシンに記憶され
   る接続状況が共有リソースへの接続待ちに対応する情報
   であるとき、 当該プロセッシングエレメントが 分散セマフォを取得するまで当該プロセッシングエレメ
   ントのＣＰＵは前記分散セマフォの取得要求の処理を待
   ち状態とするように構成したことを特徴とする請求項４
   に記載のマルチプロセッサ装置。
6. 【請求項６】 プロセッシングエレメントは分散セマフ
   ォが取得できなかった場合には当該ＣＰＵに分散セマフ
   ォ取得失敗応答を返すとともに、分散セマフォが取得で
   きるまで分散セマフォ取得要求を保持しておき、 当該プロセッシングエレメントの分散セマフォステート
   マシンは分散セマフォが取得できたときに分散セマフォ
   を取得した状態に遷移するとともに、 当該プロセッシングエレメントのＣＰＵに対して分散セ
   マフォが取得できたことを通知するための割込み信号を
   発生し、 当該プロセッシングエレメントのＣＰＵに前記割込み信
   号を送るように構成したことを特徴とする請求項４に記
   載のマルチプロセッサ装置。
7. 【請求項７】 プロセッシングエレメントは、 その上で動作するソフトウェアから共有リソースへの接
   続を要求するための指令信号を受け取る指令信号を受け
   取ると、 当該プロセッシングエレメントは、前記ソフトウェアか
   ら前記共有リソースへの接続の要求があったことを記憶
   するとともに、前記ソフトウェアの処理を中断させ、 前記ソフトウェアの処理以外の他の処理を実行すること
   ができるように構成したことを特徴とする請求項６に記
   載のマルチプロセッサ装置。