JPH0445067Y2

JPH0445067Y2 -

Info

Publication number: JPH0445067Y2
Application number: JP4711887U
Authority: JP
Priority date: 1987-03-30
Filing date: 1987-03-30
Publication date: 1992-10-23
Also published as: JPS63155551U

Description

【考案の詳細な説明】［産業上の利用分野］本考案はDMA（ダイナミツク・メモリ・アク
セス）コントローラを用いたメモリ・Ｉ／Ｏポー
ト（Ｉ／Ｏポートは入出力ポートの略称）間デー
タ転送回路に係わり、特に雑音などに起因した誤
動作を補償するようにしたDMAコントローラ誤
動作補償回路に関する。

［従来の技術］ DMAコントローラを用いて磁気デイスク装置
等の入出力装置とメモリとの間でデータをDMA
転送する際、所定の数の転送が終了しないうちに
雑音等の影響によりDMAコントローラからデー
タ転送終了信号が出た場合、あるいはこれを入力
する側でアクテイブな入力となつた場合において
は、いずれもデータ転送が所定の数だけ行われな
いことになり回路の誤動作となる。

本考案は、このような問題点を解消するもの
で、DMAコントローラが予定よりも早くデータ
転送を終了した場合、残りの転送をCPUが受け
持つようにし、システムの耐雑音性を向上し得る
DMAコントローラ誤動作補償回路を実現するも
のである。

［問題点を解決するための手段］このような目的を達成するために、本考案で
は、 DMAコントローラから出力されるDMA転送
終了信号がアクテイブな時にCPUに第１の割り
込み信号を与える第１のゲートと、 CPUの制御信号を入力し、CPUがＩ／Ｏポー
トに任意のデータを書き込む時にアクテイブな出
力を発生する第２のゲートと、 CPUがバス使用中であることを示す信号とア
ドレス信号とを入力とし、CPUが特定のアドレ
スを出力したときこれをデコードしてアクテイブ
な信号を発生するアドレスデコーダと、前記第２のゲートの出力と前記アドレスデコー
ダの出力とを受け、CPUがＩ／Ｏポートの前記
特定アドレスに任意のデータを書き込む時にアク
テイブな出力を発生する第３のゲートと、前記第３のゲートの出力がアクテイブになる直
前のデータバス上の特定のビツトをラツチし、 DMA転送のイネーブルまたはデイセーブルを
示す出力を発生する第１のフリツプフロツプと、データバス上の前記特定ビツトとは別の特定ビ
ツトをラツチし、入出力機器からCPUに対する
割り込みのイネーブルまたはデイセーブルを示す
出力を発生する第２のフリツプフロツプと、前記入出力機器から出力されるステート信号と
前記第２のフリツプフロツプの出力信号とを入力
とし、入出力機器のデータ転送の終了後でかつ入
出力機器からCPUに対する割り込みがイネーブ
ルであるときにアクテイブな出力を発生する第４
のゲートと、この第４のゲートの出力を、入出力機器のハン
ドシエイクを行うためのリクエスト信号によりラ
ツチするものであつて、入出力機器のデータ転送
の終了後でCPUに対する割り込みがイネーブル
の状態で前記リクエスト信号がアクテイブになつ
たときに出力をCPUの第２の割り込み信号とし
て送出し、前記割り込みイネーブル信号がインア
クテイブになつたときにリセツトされる第３のフ
リツプフロツプを具備し、DMAコントローラが予定よりも早く
データ転送を終了した場合、残りの処理をCPU
が受け持つて処理するようにしたことを特徴とす
る。

［実施例］以下図面を参照して本考案を詳細に説明する。
第１図は本考案に係るDMAコントローラ誤動作
防止回路の一実施例を示す構成図である。図にお
いて、１はDMAコントローラ、２は入出力装
置、３は中央処理装置（以下CPUという）であ
る。ここでは、DMAコントローラ１として
AMD（Advance Micro Devices）社Am9517A、
入出力装置２としてハードデイスクドライブ
（SASI仕様のインターフエイスを採用したコント
ローラを内蔵するもの）、CPU３としてインテル
社のCPU8085Aをそれぞれ用いた場合が示されて
いる。

DMAコントローラ１の出力信号EOP（End Of
Process）は、DMA転送の終了時に出るアクテ
イブロウ（active LOW）のパルスであり、抵抗
Ｒで電源Vcにプルアツプされ、第１のゲート４
で反転さた後 CPU３の割り込み入力RST7.5
に入力される。

ハードデイスクドライブ（以下HDDという）
２は、CXD（Command／Data）、IXO（Input／
Output），MSG（Message）のステータス信号を
出力する。

なお、CXDがHIGH（コマンドの状態）、MSG
がLOW（メツセージでない状態）、IXOがHIGH
（HDDの外部からみて入力の状態）のときは、コ
ンプレツシヨン・ステータス・フエーズ
（Completion Status Phase）といい、HDDとメ
モリ間のデータ転送（データフエーズと呼ばれ
る）の次の状態であり、HDDに対するコマンド
の実行の結果エラーが起こつたか否かなどを
HDDがCPUに知らせる局面である。

５は第４のゲートで、後述のINTE信号が
HIGHでかつ終了ステータスフエーズとなつた時
にアクテイブハイの信号を第３のフリツプフロツ
プ６のＤ入力端子に与えるためのものである。な
お、これらのHDDの出力信号はすべてプルアツ
プ・プルダウンされオープンコレクタ出力とする
必要があるが、図では煩雑さを避けるためにその
ための回路は省略してある。

HDD２の出力信号REQは、CPU３あるいは
DMAコントローラ１等とハンドシエイクにより
データ転送を行うためのリクエスト信号であり、
第３のフリツプフロツプ６のクロツク入力端子に
接続される。

アドレスデコーダ７は、CPUが特定のアドレ
スを出力したときにロウアクテイブの信号Ａを出
力するものである。アドレスバスのいくつかのビ
ツトと、CPU３のHLDA信号を入力とし、
HLDAがLOW（すなわちCPU３がバスを使用中）
で所定のアドレスが入力されたときに出力Ａが
LOWとなるように構成されている。

８は第２のゲートで、CPU３の出力信号IO／
Ｍ（Ｉ／Ｏかメモリかを指定する信号）、WR
（WRite）を入力とし、IOW（Ｉ／Ｏ WRITE）
信号を作るものである。

９は第３のゲートで、前記IOWとアドレスデ
コーダ７の出力Ａとのアンド（AND）をとり、
CPU３がＩ／Ｏポートの所定の番地に任意のデ
ータを書くときにロウアクテイブの信号を出力す
るものである。この出力信号は第１および第２の
フリツプフロツプ１０，１１用のクロツク信号と
して用いられる。

第１のフリツプフロツプ１０のＤ入力には、デ
ータバスの特定ビツト（ここではＤ０）が接続さ
れる。したがつて、第１のフリツプフロツプ１０
のＱ出力には、CPU３がＩ／Ｏポートの所定の
番地に書いたデータのＤ０がセツトされる。これ
をINTE（Interrupt Enable）信号と称す。INTE
信号は第４のゲート５の入力の一つおよび第３の
フリツプフロツプ６の非同期クリア信号として利
用される。

第３のフリツプフロツプ６のＱ出力はCPU３
の割り込み入力の一つであるRST５，５に接続
される。

このような構成における動作を次に説明する。
第２図および第３図にCPU３が行う処理のフロ
ーチヤート、第４図にタイムチヤートをそれぞれ
示す。

以下HDDのデータを読み出す場合（HDDに対
するREADコマンド）に例をとつて説明する。
CPU３は、HDDにREADコマンドを送つた後、
HDDがコマンドフエーズからデータフエーズに
変わるのを待つ（フローチヤートのａ）。データ
フエーズになると、DMAE（DMA Enable）と
INTEをHIGHにする（フローチヤートのｂ、タ
イムチヤートのイ）。なお、DMAEがHIGHのと
き、DMAコントローラ１とHDD２の間ではハン
ドシエイクが可能となるように構成されている。

その後CPUはHLT命令を実行し、ホールト状
態に入る。この間DMAコントローラがハンドシ
エイクによりHDDとメモリ間のデータのDMA転
送を行う。

所定の数のデータ転送が終了し、正常にDMA
コントローラ１のEOP信号が発生するとCPU３
に割り込みRST7.5が入力され（タイムチヤート
のロ）、ホールト状態が解除される。

その後INTEがHIGHのままでDMAEをLOW
にし、HDD２からREQ信号が入力されても
DMAコントローラ１にDREQ信号（DMA
Request 信号）が出力されないようにする（フ
ローチヤートのｄ、タイムチヤートのハ）。

正常にデータ転送が終了した場合、HDDはデ
ータフエーズの次の終了ステータスフエーズとな
り、CXDがHIGH、IXOがHIGH、MSGがLOW
となる。そしてINTEがHIGHであるからREQが
立ち上がれば、フリツプフロツプ６がセツトさ
れ、CPU３に割り込みRST5.5が入力される（タ
イムチヤートのニ）。

RST5.5が入力されるとCPU３はフローチヤー
トの〜ｓを実行し、HDINTRフラグ（HDDの
Interruptフラグで、HDDが終了ステータスにな
つたことを示すフラグ）をセツトする。すなわ
ち、メモリ内のある特定のアドレスにデータ
FFH（Ｈは16進数を表す記号）を書き込み、元の
処理にリターンする。第３図のフローチヤートに
示すｎの処理はRST5.5をLOWにするための処理
である。

RST5.5割り込みが入力される以前には、通常
HDINTRフラグが00Hで、終了ステータスフエ
ーズになつているため、フローチヤートのｆ〜ｇ
のループを回つている。RST5.5が入力されてそ
の処理が終つた後ｆに到達すると、HDINTRフ
ラグがセツトされているため、処理はＫに進み、
HDDから終了ステータスを受取り、コマンドの
終了へと向かう。

ここで、DMAコントローラ１のEOP信号が、
所定の数のデータ転送を終了しないうちに発生し
た場合の動作を次に説明する。

処理ａ〜ｅまでは前記の場合と同様に行われ
る。RST7.5が入力された後処理ｄにおいて
DMAEをデイスエイブルにするため、データフ
エイズでREQがHIGHになつてもDMAコントロ
ーラにDREQ信号が送られず、DMA転送は行わ
れない。

処理ｅでは、CPU３はDMAコントローラ１の
レジスタをリードし、カレントアドレス（次にア
クセスすべきメモリのアドレス）を（HL）レジ
スタにストアする。

その後ｆを経てｇに移ると、条件が満たされて
いるため処理ｈ，ｉを実行してHDDの出力する
データが（HL）レジスタで示されるメモリのア
ドレスに転送される。なお、この場合処理ｈを実
行したときACK信号がHDDに出力されるように
構成しておく。

次に処理ｊによつて（HL）レジスタの内容を
インクリメントし、処理ｆに戻る。終了ステータ
スフエーズにならないうちはHDINTRフラグが
立たないため、データ転送はCPU３の処理ｇ〜
ｊにより行われることになる。終了ステータスフ
エーズになつてREQがHIGHとなれば、前記と
同様に処理はｋに移る。

なお、上記実施例はDMA転送がHDDからメモ
リへ行われる場合（HDDに対するリード）のも
のであるが、逆にメモリからHDDへ転送される
場合（HDDに対するライト）についても同様の
動作が可能である。すなわち、第２図のフローチ
ヤートにおける処理ｈを、「メモリのアドレス
（Ｈ），（Ｌ）の内容をＡレジスタに転送する」と
し、また処理ｊを、「Ａレジスタの内容をHDDに
出力する」と変更する。なお、この場合Ａレジス
タの内容をHDDに出力する処理が実行されたと
きにはACK信号が出るように構成しておく。

［考案の効果］以上詳細に説明したように、本考案によれば次
のような効果がある。

DMAコントローラのEOP信号がノイズ等の影
響により所定の数の転送が終了しないうちアクテ
イブになつた場合、またはCPUがHDDに知らせ
た転送数よりもDMAコントローラに知らせた転
送数の方が小さくなつてしまつた場合、DMAコ
ントローラの動作終了後のデータ転送をCPUが
相当することができる。したがつて、誤動作の可
能性が低くなり、耐雑音性が向上する。

【図面の簡単な説明】

第１図は本考案に係るDMAコントローラ誤動
作防止回路の一実施例を示す構成図、第２図およ
び第３図はフローチヤート、第４図はタイムチヤ
ートである。１……DMAコントローラ、２……ハードデイ
スクドライブ、３……CPU、４……第１のゲー
ト、５……第４のゲート、６……第３のフリツプ
フロツプ、７……アドレスデコーダ、８……第２
のゲート、９……第３のゲート、１０……第１の
フリツプフロツプ、１１……第２のフリツプフロ
ツプ。

Claims

【実用新案登録請求の範囲】複数の割り込み入力を有するCPU、DMAコン
トローラ、メモリおよび入出力機器より構成され
るデータ転送回路を対象とするものであつて、 DMAコントローラから出力されるDMA転送
終了信号がアクテイブな時にCPUに第１の割り
込み信号を与える第１のゲートと、 CPUの制御信号を入力とし、CPUがＩ／Ｏポ
ートに任意のデータを書き込む時にアクテイブな
出力を発生する第２のゲートと、 CPUがバス使用中であることを示す信号とア
ドレス信号とを入力とし、CPUが特定のアドレ
スを出力したときこれをデコードしてアクテイブ
な信号を発生するアドレスデコーダと、前記第２のゲートの出力と前記アドレスデコー
ダの出力とを受け、CPUがＩ／Ｏポートの前記
特定アドレスに任意のデータを書き込む時にアク
テイブな出力を発生する第３のゲートと、前記第３のゲートの出力がアクテイブになる直
前のデータバス上の特定のビツトをラツチし、
DMA転送のイネーブルまたはデイセーブルを示
す出力を発生する第１のフリツプフロツプと、データバス上の前記特定ビツトとは別の特定ビ
ツトをラツチし、入出力機器からCPUに対する
割り込みのイネーブルまたはデイセーブルを示す
出力を発生する第２のフリツプフロツプと、前記入出力機器から出力されるステート信号と
前記第２のフリツプフロツプの出力信号とを入力
とし、入出力機器のデータ転送の終了後でかつ入
出力機器からCPUに対する割り込みがイネーブ
ルであるときにアクテイブな出力を発生する第４
のゲートと、この第４のゲートの出力を、入出力機器のハン
ドシエイクを行うためのリクエスト信号によりラ
ツチするものであつて、入出力機器のデータ転送
の終了後でCPUに対する割り込みがイネーブル
の状態で前記リクエスト信号がアクテイブになつ
たときに出力をCPUの第２の割り込み信号とし
て送出し、前記割り込みイネーブル信号がインア
クテイブになつたときにリセツトされる第３のフ
リツプフロツプを具備し、DMAコントローラが予定よりも早く
データ転送を終了した場合、残りの処理をCPU
が受け持つて処理するようにしたことを特徴とす
るDMAコントローラ誤動作補償回路。