JPS60124765A - デ−タ転送方式 - Google Patents
デ−タ転送方式Info
- Publication number
- JPS60124765A JPS60124765A JP23271183A JP23271183A JPS60124765A JP S60124765 A JPS60124765 A JP S60124765A JP 23271183 A JP23271183 A JP 23271183A JP 23271183 A JP23271183 A JP 23271183A JP S60124765 A JPS60124765 A JP S60124765A
- Authority
- JP
- Japan
- Prior art keywords
- register
- data
- transfer
- instruction
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
この発明は、共通データバスを有するマイクロプロセッ
サシステムのデータ転送において、複数の入出力命令な
ＣＰＵが発行することなく、単一命令でデータ転送を行
なう方式に係わるものである。
サシステムのデータ転送において、複数の入出力命令な
ＣＰＵが発行することなく、単一命令でデータ転送を行
なう方式に係わるものである。
マイクロプロセッサシステムにおいては通常データバス
を介してＣＰＵ、レジスタ、メモリ等が接続されている
。これを第１図に示す。第１図において１はマイクロプ
ロセッサシステム・、２はデータバス、６はＣＰＵ、４
はレジスタ、・５はメモリである。
を介してＣＰＵ、レジスタ、メモリ等が接続されている
。これを第１図に示す。第１図において１はマイクロプ
ロセッサシステム・、２はデータバス、６はＣＰＵ、４
はレジスタ、・５はメモリである。
データバス上のデータ転送方式は一般に以下の２方式が
ある。
ある。
α、プログラムドＩ１０方式
り、ＤＭＡ転速方式
プログラムドＩ１０方式ではＣＰＵの発行する入出力命
令によりレジスタ（またはメモリ）、、と、ＣＰＵとの
間でデータを転送する。これを第２図に示す。第２図の
１〜５は第１図の１〜５と同様であるが第２図の６は入
力命令によるデータ転送、７は出力命令によるデータ転
送を示す。ＤＭＡ転送方式では、ＣＰＵの介在なしにＤ
ＭＡコントローラによりレジスタ間、メモリ間のデータ
転送を行なう。第３図にこれを弊丁。第５図の１〜５は
図１の１〜５と同様であり第５図の６はＤＭＡコントロ
ーラ、７はデータ転送な示す。ＤＭＡ転送は例えばディ
スクインターフェースレジスタとメモリ間のバルク転送
等に用いられる。
令によりレジスタ（またはメモリ）、、と、ＣＰＵとの
間でデータを転送する。これを第２図に示す。第２図の
１〜５は第１図の１〜５と同様であるが第２図の６は入
力命令によるデータ転送、７は出力命令によるデータ転
送を示す。ＤＭＡ転送方式では、ＣＰＵの介在なしにＤ
ＭＡコントローラによりレジスタ間、メモリ間のデータ
転送を行なう。第３図にこれを弊丁。第５図の１〜５は
図１の１〜５と同様であり第５図の６はＤＭＡコントロ
ーラ、７はデータ転送な示す。ＤＭＡ転送は例えばディ
スクインターフェースレジスタとメモリ間のバルク転送
等に用いられる。
プログラムＩ１０方式においては、特定のレジスタ（ま
たはメモリ）間の単純なデータ転送においても必ず入力
命令と出力命令の少なくとも２命令を発行する必要があ
り、このような特定のレジスタ（またはメモリ）間のデ
ータ転送の頻度が高いシステムにおいては性能があまり
向上しない。一方ＤＭＡ転送方式においてはＤＭＡコン
トローラのイニシャライズを必要とするため、１回の転
送が１ワードまたは数ワード。
たはメモリ）間の単純なデータ転送においても必ず入力
命令と出力命令の少なくとも２命令を発行する必要があ
り、このような特定のレジスタ（またはメモリ）間のデ
ータ転送の頻度が高いシステムにおいては性能があまり
向上しない。一方ＤＭＡ転送方式においてはＤＭＡコン
トローラのイニシャライズを必要とするため、１回の転
送が１ワードまたは数ワード。
どいつだ非バルク転送の実行にはむいていない、。
本発明は、プロクラムドＶＯ方式を改良し、特定レジス
タ（またはメモリ）間の非バルク転送を高速化する、た
めのものである。
タ（またはメモリ）間の非バルク転送を高速化する、た
めのものである。
本発明においては特定レジスタ（またはメモリ）を指示
する入力命令なＣＰＵが発行時に、転送先特定レジスタ
（またはメモリ）への書込み制御信号を出力する論理を
設け、１人出力命・令の実行により、特定レジスタ（ま
たはメモリ）から特定レジスタ（またはメモリ）への転
送を一可能にする。
する入力命令なＣＰＵが発行時に、転送先特定レジスタ
（またはメモリ）への書込み制御信号を出力する論理を
設け、１人出力命・令の実行により、特定レジスタ（ま
たはメモリ）から特定レジスタ（またはメモリ）への転
送を一可能にする。
以下第４図により本発明の詳細な説明する。
１はＣＰＵ、２はデータバス、５は入力命令デコード論
理、４は出力命令デコード論理、５ａ。
理、４は出力命令デコード論理、５ａ。
５ｂ、 ５（！はレジスタ（またはメモリ）、６は入力
指示信号、７は出力指示信号、８はアドレス出、力であ
る。９α、 ｑｈ 、 ｑｃは入力制御信号、１０α。
指示信号、７は出力指示信号、８はアドレス出、力であ
る。９α、 ｑｈ 、 ｑｃは入力制御信号、１０α。
１０ｈ、 １０Ｃは出力制御信号である。１１は一命令
転送を実現するためのＯＲ回路である。例えはレジスタ
５Ｃに入力命令を発行した場合、論理５の出力９Ｃが１
“となりデータはデータバス２を介してＣＰＵ１に読み
出される。才たレジス、夕５αに出力命令が出された場
合、ＣＰＵからデータバスへ出力されたデータは制御信
号１０ｄによりレジスタ５αにう・ノチされる。
転送を実現するためのＯＲ回路である。例えはレジスタ
５Ｃに入力命令を発行した場合、論理５の出力９Ｃが１
“となりデータはデータバス２を介してＣＰＵ１に読み
出される。才たレジス、夕５αに出力命令が出された場
合、ＣＰＵからデータバスへ出力されたデータは制御信
号１０ｄによりレジスタ５αにう・ノチされる。
ここでレジスタ５αから５ｈへの転送を実行する場合、
レジスタ５σへの入力命令を発行するだけでよい。当命
令実行時、入力命令デコード論理の出力である制御信号
９αはレジスタ５αのデータをデータバスへ出力させる
とともに、ＯＲ回路１１を介してレジスタ５ｈへの制御
信号を送出しデータバス上のデータをレジスタ７ｈヘラ
ツチする。
レジスタ５σへの入力命令を発行するだけでよい。当命
令実行時、入力命令デコード論理の出力である制御信号
９αはレジスタ５αのデータをデータバスへ出力させる
とともに、ＯＲ回路１１を介してレジスタ５ｈへの制御
信号を送出しデータバス上のデータをレジスタ７ｈヘラ
ツチする。
この際データはＣＰＵにもとりこまれるが、これはＣＰ
Ｕにより無視される。
Ｕにより無視される。
本発明は、簡単な論理の付加により、特定のレジスタ（
またはメモリ）間の転送を１命令で実行可能であり、特
定のレジスタ間の転送が固定的動作とし、て頻度が高い
場合に適用すれば、マイクロプロセッサシステムの性能
を向上させることができる。
またはメモリ）間の転送を１命令で実行可能であり、特
定のレジスタ間の転送が固定的動作とし、て頻度が高い
場合に適用すれば、マイクロプロセッサシステムの性能
を向上させることができる。
第１図は一般的なマイクロプロセツサシステムのブロッ
ク図、第２図はプログラムドＩ１０方式のブロック図、
第５図はＤＭＡ転送方式のブロック図、第４図は本発明
の一実施例のブロック図である。 １・・・ＣＰＵ、２・・・データノくス、５・・・入力
命令。 デコード論理、４・・出力命令デコード論理、６゜・・
・入力指示信号、７・・出力指示信号、８・・・アト。 レス出力。
ク図、第２図はプログラムドＩ１０方式のブロック図、
第５図はＤＭＡ転送方式のブロック図、第４図は本発明
の一実施例のブロック図である。 １・・・ＣＰＵ、２・・・データノくス、５・・・入力
命令。 デコード論理、４・・出力命令デコード論理、６゜・・
・入力指示信号、７・・出力指示信号、８・・・アト。 レス出力。
Claims (1)
- 【特許請求の範囲】 １、 共通データバスを介して接続されるＣ Ｐ Ｕ、
。 レジスタ、メモリを有するマイクロプロセッサシステム
において、入出力命令１ステツプにより、特定のレジス
タ（またはメモリ）から特定のレジスタ（またはメモリ
）へのデータを送はするようにしたことを特徴とするデ
ータ転送方。 式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23271183A JPS60124765A (ja) | 1983-12-12 | 1983-12-12 | デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23271183A JPS60124765A (ja) | 1983-12-12 | 1983-12-12 | デ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60124765A true JPS60124765A (ja) | 1985-07-03 |
Family
ID=16943580
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23271183A Pending JPS60124765A (ja) | 1983-12-12 | 1983-12-12 | デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60124765A (ja) |
-
1983
- 1983-12-12 JP JP23271183A patent/JPS60124765A/ja active Pending
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