JPH0352041A - ローカルメモリ制御回路 - Google Patents
ローカルメモリ制御回路Info
- Publication number
- JPH0352041A JPH0352041A JP18907789A JP18907789A JPH0352041A JP H0352041 A JPH0352041 A JP H0352041A JP 18907789 A JP18907789 A JP 18907789A JP 18907789 A JP18907789 A JP 18907789A JP H0352041 A JPH0352041 A JP H0352041A
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- JP
- Japan
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- local memory
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- Pending
Links
- 238000013500 data storage Methods 0.000 claims abstract description 17
- 230000010365 information processing Effects 0.000 description 3
- 101001093690 Homo sapiens Protein pitchfork Proteins 0.000 description 1
- 102100036065 Protein pitchfork Human genes 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に関し、特にプロセッサのローカ
ルメモリ制御回路に関する． 〔従来の技術〕 従来、情報処理装置のプロセッサがローカルメモリを外
部回路としてもつ場合、その制御はプロセッサが直接行
っていた．すなわち、プロセッサのアドレス出力及びデ
ータ出力が直接ローカルメモリのアドレス入力及びデー
タ入力に接続され、書込み制御信号もプロセッサからロ
ーカ・ルメモリへ直接入力され、その制御が行われてい
た。
ルメモリ制御回路に関する． 〔従来の技術〕 従来、情報処理装置のプロセッサがローカルメモリを外
部回路としてもつ場合、その制御はプロセッサが直接行
っていた．すなわち、プロセッサのアドレス出力及びデ
ータ出力が直接ローカルメモリのアドレス入力及びデー
タ入力に接続され、書込み制御信号もプロセッサからロ
ーカ・ルメモリへ直接入力され、その制御が行われてい
た。
上述した従来のローカルメモリ制御回路では、ローカル
メモリの動作速度がプロセッサの動作速度に比ヘ遅い場
合、プロセッサはローカルメモリに合せて、その動作を
遅らせる必要があった．これは、実際には、プｐセッサ
に供給する動作クロックをローカルメモリへの書込みに
必要な時間だけ停止させる等の手段により実現されてい
るが、その間当然のことながらプロセッサは動作なあ停
止スる為、特にファームウェアがローカルメモリへの書
込命令を多用する場合、これがそのまま情報処理装置の
処理能力、すなわち、性能の低下をまねくことになると
いう問題点があった。
メモリの動作速度がプロセッサの動作速度に比ヘ遅い場
合、プロセッサはローカルメモリに合せて、その動作を
遅らせる必要があった．これは、実際には、プｐセッサ
に供給する動作クロックをローカルメモリへの書込みに
必要な時間だけ停止させる等の手段により実現されてい
るが、その間当然のことながらプロセッサは動作なあ停
止スる為、特にファームウェアがローカルメモリへの書
込命令を多用する場合、これがそのまま情報処理装置の
処理能力、すなわち、性能の低下をまねくことになると
いう問題点があった。
本発明のローカルメモリ制御回路は、
（Ａ） ローカルメモリへデータを書込むためのアドレ
スをプロセッサから受信し、前記アドレスを格納する書
込アドレス記憶手段、 （Ｂ） 前記ローカルメモリへ書込むためのデータを
前記プロセッサから受信し、前記データを格納する書込
データ記憶手段、 （Ｃ） 前記書込アドレス記憶手段及び書込データ記
憶手段への書込み制御を前記プロセッサからの書込指示
信号により行い、且つ、前記書込アドレス記憶手段及び
書込データ記憶手段の残りの記憶容量の状態により、前
記ローカルメモリへのデータの書込みを待合せるように
前記プｐセッサに対して書込待合要求信号を出力し、さ
らに、前記プロセッサの動作と独立して前記書込アドレ
ス記憶手段及び書込データ記憶手段により保持されてい
る前記アドレス及びデータにより前記ローカルメモリへ
のデータの書込制御を行う記憶制御手段、 を備えている． 〔実施例〕 次に、本発明について図面を参照して説明する。
スをプロセッサから受信し、前記アドレスを格納する書
込アドレス記憶手段、 （Ｂ） 前記ローカルメモリへ書込むためのデータを
前記プロセッサから受信し、前記データを格納する書込
データ記憶手段、 （Ｃ） 前記書込アドレス記憶手段及び書込データ記
憶手段への書込み制御を前記プロセッサからの書込指示
信号により行い、且つ、前記書込アドレス記憶手段及び
書込データ記憶手段の残りの記憶容量の状態により、前
記ローカルメモリへのデータの書込みを待合せるように
前記プｐセッサに対して書込待合要求信号を出力し、さ
らに、前記プロセッサの動作と独立して前記書込アドレ
ス記憶手段及び書込データ記憶手段により保持されてい
る前記アドレス及びデータにより前記ローカルメモリへ
のデータの書込制御を行う記憶制御手段、 を備えている． 〔実施例〕 次に、本発明について図面を参照して説明する。
第ｌ図は本発明の一実施例であり、図中の一点鎖線に囲
まれた部分のＩＯが本発明によるｑ一カルメモリ制御回
路を示す。
まれた部分のＩＯが本発明によるｑ一カルメモリ制御回
路を示す。
第１図のローカルメモリ制御回路１０内の１１はＦＩＦ
Ｏ制御部、ｌ２はデータ格納ＦＩＦＯ，１３はアドレス
格納ＦＩＦＯであり、また、２０はプロセッサ、３０は
ＲＡＭからなるローカルメモリ、４０はコントロールス
トレージ（ＦＷ格納ＲＯＭ）である。
Ｏ制御部、ｌ２はデータ格納ＦＩＦＯ，１３はアドレス
格納ＦＩＦＯであり、また、２０はプロセッサ、３０は
ＲＡＭからなるローカルメモリ、４０はコントロールス
トレージ（ＦＷ格納ＲＯＭ）である。
プロセッサ２０は、コントロールストレージ４０内のフ
ァームウェアにより制御され、ローカルメモリ３０への
書込命令があると、アドレスバス２０３に書込アドレス
をデータバス２０４に書込データをセットした後、書込
指示信号２０２をアクティブとしてローカルメモリへの
書込を指示する。これを受けた＃ＦＩＦＯ制御部１１は
、ＦＩＦＯ書込指示信号１０２をアクティブとして、ア
ドレスバス２０３，データバス２０４のアドレス，デー
タをそれぞれアドレス格納ＦＩＦＯ１３、データ格納Ｐ
ＩＦＯ１２に書込む．これにより、プロセッサ２０は、
ローカルメモリ３０への書込命令を従来のローカルメモ
リ制御方法と同様の動作で実行できる。ＦＩＦＯ制御部
ｌ１は、この後一一カルメモリ３０への実際の書込みを
行う為に、ＦＩＦＯ読出指示信号１０６をアクティブと
して、アトレス格納ＰＩＦＯ１３のデータをアドレスバ
ス１０４により、また、データ格納１？ＩＦＯ１２のデ
ータをデータバス１０５により、それぞれローカルメモ
リ３０のアドれス入力及びデータ入力にセットした後、
ローカルメモリ書込指示信号１０３をアクティブとして
データを所定のアドレスに書込む．また、ＦＩＦＯ制御
部１１は、データ格納ＦＩＦＯ１２及びアドレス格納Ｆ
ＩＦＯ１３が書込可能かどうかＦＩＦＯの空き状態を管
理し、ＦＩＦＯに空きがない場合、ローカルメモリ書込
待合せ要求信号１０１をアクティブとして、プロセッサ
２０にローカルメモリ書込命令の実行の待合せを要求す
る． 〔発明の効果〕 以上説明したように本発明は、ローカルメモリとして使
用するＲＡＭの動作性能に影響されることなく、高速に
ローカルメモリ書込命令を実行することができるという
効果がある．
ァームウェアにより制御され、ローカルメモリ３０への
書込命令があると、アドレスバス２０３に書込アドレス
をデータバス２０４に書込データをセットした後、書込
指示信号２０２をアクティブとしてローカルメモリへの
書込を指示する。これを受けた＃ＦＩＦＯ制御部１１は
、ＦＩＦＯ書込指示信号１０２をアクティブとして、ア
ドレスバス２０３，データバス２０４のアドレス，デー
タをそれぞれアドレス格納ＦＩＦＯ１３、データ格納Ｐ
ＩＦＯ１２に書込む．これにより、プロセッサ２０は、
ローカルメモリ３０への書込命令を従来のローカルメモ
リ制御方法と同様の動作で実行できる。ＦＩＦＯ制御部
ｌ１は、この後一一カルメモリ３０への実際の書込みを
行う為に、ＦＩＦＯ読出指示信号１０６をアクティブと
して、アトレス格納ＰＩＦＯ１３のデータをアドレスバ
ス１０４により、また、データ格納１？ＩＦＯ１２のデ
ータをデータバス１０５により、それぞれローカルメモ
リ３０のアドれス入力及びデータ入力にセットした後、
ローカルメモリ書込指示信号１０３をアクティブとして
データを所定のアドレスに書込む．また、ＦＩＦＯ制御
部１１は、データ格納ＦＩＦＯ１２及びアドレス格納Ｆ
ＩＦＯ１３が書込可能かどうかＦＩＦＯの空き状態を管
理し、ＦＩＦＯに空きがない場合、ローカルメモリ書込
待合せ要求信号１０１をアクティブとして、プロセッサ
２０にローカルメモリ書込命令の実行の待合せを要求す
る． 〔発明の効果〕 以上説明したように本発明は、ローカルメモリとして使
用するＲＡＭの動作性能に影響されることなく、高速に
ローカルメモリ書込命令を実行することができるという
効果がある．
第１図は本発明の一実施例のローカルメモリ制御回路の
ブロック図である． １０・・・・・・ローカルメモリ制御回路、１１・・・
・・・ＦＩＦＯ制御部、ｌ２・・・・・・データ格納Ｆ
ＩＦＯ、ｌ３・・・・・・アドレス格納ＦＩＦｏ．２０
・・・・・・プロセッサ、３０・・・・・・ローカルメ
モリ、４０・・・・・・コントロールストレージ、１０
１・・・・・・ローカルメモリ書込命令待合せ要求信号
、１０２・・・・・・ＦＩＦＯ書込指示信号、１０３・
・・・・・ローカルメモリ書込指示信号、１０４・・・
・・・アドレスバス、１０５・・・・・・データバス、
１０６・・・・・・ＦＩＦＯ読出指示信号、２０１・・
・・・・ＦＷアドレスバス、２０２・・・・・・ローカ
ルメモリ書込指示信号％ ２０３・・・・・・アドレス
バス、２０４・・・・・・データバス、４０１・・・・
・・ＦＷマイクロインストラクションデータバス．
ブロック図である． １０・・・・・・ローカルメモリ制御回路、１１・・・
・・・ＦＩＦＯ制御部、ｌ２・・・・・・データ格納Ｆ
ＩＦＯ、ｌ３・・・・・・アドレス格納ＦＩＦｏ．２０
・・・・・・プロセッサ、３０・・・・・・ローカルメ
モリ、４０・・・・・・コントロールストレージ、１０
１・・・・・・ローカルメモリ書込命令待合せ要求信号
、１０２・・・・・・ＦＩＦＯ書込指示信号、１０３・
・・・・・ローカルメモリ書込指示信号、１０４・・・
・・・アドレスバス、１０５・・・・・・データバス、
１０６・・・・・・ＦＩＦＯ読出指示信号、２０１・・
・・・・ＦＷアドレスバス、２０２・・・・・・ローカ
ルメモリ書込指示信号％ ２０３・・・・・・アドレス
バス、２０４・・・・・・データバス、４０１・・・・
・・ＦＷマイクロインストラクションデータバス．
Claims (1)
- 【特許請求の範囲】 （Ａ）ローカルメモリへデータを書込むためのアドレス
をプロセッサから受信し、前記アドレスを格納する書込
アドレス記憶手段、 （Ｂ）前記ローカルメモリへ書き込むためのデータを前
記プロセッサから受信し、前記データを格納する書込デ
ータ記憶手段、 （Ｃ）前記書込アドレス記憶手段及び書込データ記憶手
段への書込み制御を前記プロセッサからの書込指示信号
により行い、且つ、前記書込アドレス記憶手段及び書込
データ記憶手段の残りの記憶容量の状態により、前記ロ
ーカルメモリへのデータの書込みを待合せるように前記
プロセッサに対して書込待合要求信号を出力し、さらに
、前記プロセッサの動作と独立して前記書込アドレス記
憶手段及び書込データ記憶手段により保持されている前
記アドレス及びデータにより前記ローカルメモリへのデ
ータの書込制御を行う記憶制御手段、 を備えたことを特徴とするローカルメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18907789A JPH0352041A (ja) | 1989-07-20 | 1989-07-20 | ローカルメモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18907789A JPH0352041A (ja) | 1989-07-20 | 1989-07-20 | ローカルメモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0352041A true JPH0352041A (ja) | 1991-03-06 |
Family
ID=16234924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18907789A Pending JPH0352041A (ja) | 1989-07-20 | 1989-07-20 | ローカルメモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0352041A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0830502A (ja) * | 1994-07-20 | 1996-02-02 | Nec Corp | フラッシュメモリ連続書き込み回路 |
-
1989
- 1989-07-20 JP JP18907789A patent/JPH0352041A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0830502A (ja) * | 1994-07-20 | 1996-02-02 | Nec Corp | フラッシュメモリ連続書き込み回路 |
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