JPS61166617A - リセツト制御方式 - Google Patents
リセツト制御方式Info
- Publication number
- JPS61166617A JPS61166617A JP60008075A JP807585A JPS61166617A JP S61166617 A JPS61166617 A JP S61166617A JP 60008075 A JP60008075 A JP 60008075A JP 807585 A JP807585 A JP 807585A JP S61166617 A JPS61166617 A JP S61166617A
- Authority
- JP
- Japan
- Prior art keywords
- reset
- memory
- signal
- input
- controller
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、リセット予告信号が入力された場合に、新し
い制御シーケンスを実行しないようにしたリセット制御
方式に関するものである。
い制御シーケンスを実行しないようにしたリセット制御
方式に関するものである。
計算機に障害が発生したような場合、パネルのリセット
・キーを押して計算機システムを初期状態にすることは
行われている。この際、例えば中央処理装置がメモリを
−ＲＩＴＥアクセスしているとすると、アドレスやデー
タが不定になり、メモリの内容を破壊してしまう。
・キーを押して計算機システムを初期状態にすることは
行われている。この際、例えば中央処理装置がメモリを
−ＲＩＴＥアクセスしているとすると、アドレスやデー
タが不定になり、メモリの内容を破壊してしまう。
本発明は、上記の考察に基づくものであって、リセット
を行う時にメモリやレジスタの内容を破壊しないように
したリセット制御方式を提供することを目的としている
。
を行う時にメモリやレジスタの内容を破壊しないように
したリセット制御方式を提供することを目的としている
。
そしてそのため本発明のリセット制御方式は、記憶手段
と、該記憶手段からのデータの読出し及び該記憶手段へ
のデータの書込みを制御する制御手段と、リセット要求
が入力された時にリセット予告信号を生成し所定時間後
にリセット信号を生成するリセット発生器と、上記リセ
ット予告信号及びリセット信号を上記制御手段に転送す
る手段とを具備し、且つ上記制御手段は、リセット予告
信号が入力されると、以後の記憶手段をアクセスするた
めのシーケンスを実行しないように構成されると共に、
リセット信号が入力されると、自身の内部状態を初期状
態とするように構成されていることを特徴とするもので
ある。
と、該記憶手段からのデータの読出し及び該記憶手段へ
のデータの書込みを制御する制御手段と、リセット要求
が入力された時にリセット予告信号を生成し所定時間後
にリセット信号を生成するリセット発生器と、上記リセ
ット予告信号及びリセット信号を上記制御手段に転送す
る手段とを具備し、且つ上記制御手段は、リセット予告
信号が入力されると、以後の記憶手段をアクセスするた
めのシーケンスを実行しないように構成されると共に、
リセット信号が入力されると、自身の内部状態を初期状
態とするように構成されていることを特徴とするもので
ある。
第１図は本発明の１実施例の概要を示す図である。第１
図において、■は中央処理装置、２はアダプタ、３はメ
モリ、４はメモリ・コントローラ、５はリセット発生器
をそれぞれ示している。リセット発生器５は、リセット
要求が入力されるとりセット予告信号及びリセット信号
を生成する。リセット予告信号はメモリ・コントローラ
４に送られ、リセット信号は中央処理装置１やアダプタ
２、メモリ・コントローラ３に送られる。リセット予告
信°号はリセット信号に先立って生成されるものである
。
図において、■は中央処理装置、２はアダプタ、３はメ
モリ、４はメモリ・コントローラ、５はリセット発生器
をそれぞれ示している。リセット発生器５は、リセット
要求が入力されるとりセット予告信号及びリセット信号
を生成する。リセット予告信号はメモリ・コントローラ
４に送られ、リセット信号は中央処理装置１やアダプタ
２、メモリ・コントローラ３に送られる。リセット予告
信°号はリセット信号に先立って生成されるものである
。
第２図はメモリ・コントローラ４の動作の概要を示す図
である。メモリ・コントローラ４は、所定のチェック・
タイミングでリセット予告信号があるか否かをチェック
している。リセット予告信号がない場合にはメモリ・ア
クセスの制御シケーンスを実行する。リセット予告信号
がある場合には、次のメモリ・アクセスの制御シーケン
スを実行しない。リセット予告信号がオンになってから
所定時間経過後にリセット信号がオンになるが、リセッ
ト信号がオンになると、メモリ・コントローラ４は自身
の内部状態を初期状態に戻す。
である。メモリ・コントローラ４は、所定のチェック・
タイミングでリセット予告信号があるか否かをチェック
している。リセット予告信号がない場合にはメモリ・ア
クセスの制御シケーンスを実行する。リセット予告信号
がある場合には、次のメモリ・アクセスの制御シーケン
スを実行しない。リセット予告信号がオンになってから
所定時間経過後にリセット信号がオンになるが、リセッ
ト信号がオンになると、メモリ・コントローラ４は自身
の内部状態を初期状態に戻す。
第３図はリセ・ノド発生器の１実施例を示す図である。
第３図において、６は遅延回路、７−０と７−１はドラ
イバをそれぞれ示している。リセ・７ト要求があると、
直ちにリセット予告信号が出力され、そして遅延回路６
で定まる時間の経過後にリセット信号が出力される。
イバをそれぞれ示している。リセ・７ト要求があると、
直ちにリセット予告信号が出力され、そして遅延回路６
で定まる時間の経過後にリセット信号が出力される。
第４図はメモリ・コントローラの要部の１実施例を示す
図である。第４図において、８ないし１０はフリップ・
フロップ、１１と１２はＡＮＤ回路、１３はメモリ制御
回路をそれぞれ示している。
図である。第４図において、８ないし１０はフリップ・
フロップ、１１と１２はＡＮＤ回路、１３はメモリ制御
回路をそれぞれ示している。
リセット予告信号がオフの状態の下では、リード／ライ
ト要求があると、まずフリップ・フロップ８がセットさ
れ、ＡＮＤ回路１１から論理「１」が出力され、次のク
ロックでフリップ・フロップ１０がセットされ、メモリ
制御回路１３に起動指示信号が入力される。起動指示信
号が入力されると、メモリ制御回路１３はメモリ・アク
セスのための制御シーケンスを開始する。リセット予告
信号がオンになると、フリップ・フロップ１０がリセッ
トされ、所定時間後にリセット信号がオンになると、オ
ンのリセット信号はＡＮＤ回路１２を介してメモリ制御
回路１３のリセット端子に入力される。リセット端子に
オンのリセット信号が入力されると、メモリ制御回路１
３は自身の内部状態を初期状態に戻す。なお、本発明は
メモリのみでなくレジスタに対しても適用できる。
ト要求があると、まずフリップ・フロップ８がセットさ
れ、ＡＮＤ回路１１から論理「１」が出力され、次のク
ロックでフリップ・フロップ１０がセットされ、メモリ
制御回路１３に起動指示信号が入力される。起動指示信
号が入力されると、メモリ制御回路１３はメモリ・アク
セスのための制御シーケンスを開始する。リセット予告
信号がオンになると、フリップ・フロップ１０がリセッ
トされ、所定時間後にリセット信号がオンになると、オ
ンのリセット信号はＡＮＤ回路１２を介してメモリ制御
回路１３のリセット端子に入力される。リセット端子に
オンのリセット信号が入力されると、メモリ制御回路１
３は自身の内部状態を初期状態に戻す。なお、本発明は
メモリのみでなくレジスタに対しても適用できる。
以上の説明から明らかなように、本発明によれば、メモ
リ等のアクセス中にリセット信号が入力されることが無
くなるので、メモリ等の内容を保護することができる。
リ等のアクセス中にリセット信号が入力されることが無
くなるので、メモリ等の内容を保護することができる。
第１図は本発明の１実施例の概要を示す図、第２図はメ
モリ・コントローラ４の動作の概要を示す図、第３図は
りセント発生器の１実施例を示す図、第４図はメモリ・
コントローラの要部の１実施例を示す図である。 １・・・中央処理装置、２・・・アダプタ、３・・・メ
モリ、４・・・メモリ・コントローラ、５・・・リセッ
ト発生器、６・・・遅延回路、７−０と７−１・・・ド
ライバ、８ないし１０・・・フリップ・フロップ、１１
と１２・・・ＡＮＤ回路、１３・・・メモリ制御回路。
モリ・コントローラ４の動作の概要を示す図、第３図は
りセント発生器の１実施例を示す図、第４図はメモリ・
コントローラの要部の１実施例を示す図である。 １・・・中央処理装置、２・・・アダプタ、３・・・メ
モリ、４・・・メモリ・コントローラ、５・・・リセッ
ト発生器、６・・・遅延回路、７−０と７−１・・・ド
ライバ、８ないし１０・・・フリップ・フロップ、１１
と１２・・・ＡＮＤ回路、１３・・・メモリ制御回路。
Claims (1)
- 記憶手段と、該記憶手段からのデータの読出し及び該記
憶手段へのデータの書込みを制御する制御手段と、リセ
ット要求が入力された時にリセット予告信号を生成し所
定時間後にリセット信号を生成するリセット発生器と、
上記リセット予告信号及びリセット信号を上記制御手段
に転送する手段とを具備し、且つ上記制御手段は、リセ
ット予告信号が入力されると、以後の記憶手段をアクセ
スするためのシーケンスを実行しないように構成される
と共に、リセット信号が入力されると、自身の内部状態
を初期状態とするように構成されていることを特徴とす
るリセット制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60008075A JPS61166617A (ja) | 1985-01-19 | 1985-01-19 | リセツト制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60008075A JPS61166617A (ja) | 1985-01-19 | 1985-01-19 | リセツト制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61166617A true JPS61166617A (ja) | 1986-07-28 |
Family
ID=11683218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60008075A Pending JPS61166617A (ja) | 1985-01-19 | 1985-01-19 | リセツト制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61166617A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016057817A (ja) * | 2014-09-09 | 2016-04-21 | シャープ株式会社 | 情報処理装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS575135A (en) * | 1980-06-13 | 1982-01-11 | Nec Corp | Information processor |
| JPS59174923A (ja) * | 1983-03-25 | 1984-10-03 | Nec Corp | 情報処理システムのリセツト方式 |
-
1985
- 1985-01-19 JP JP60008075A patent/JPS61166617A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS575135A (en) * | 1980-06-13 | 1982-01-11 | Nec Corp | Information processor |
| JPS59174923A (ja) * | 1983-03-25 | 1984-10-03 | Nec Corp | 情報処理システムのリセツト方式 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016057817A (ja) * | 2014-09-09 | 2016-04-21 | シャープ株式会社 | 情報処理装置 |
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