JPS59174923A - 情報処理システムのリセツト方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は情報処理システムのリセット方式に関する。

演算処理プロセッサ、入出力制御用プロセッサおよび監
視プロセッサ等を含む情報処理システムに２いて、シス
テムをリセットする必貴が生じた場合には、従来は例え
ば監視プロセッサ中に含まれるシステムリセットボタン
の押下げ等によシステムリセット信号を発生し、これを
各プロセッサに供給し、各プロセッサは、さらにリセッ
ト信号を関係する下位装置にも供給して泊ちにシステム
をリセットするという方式がとられている。

しかしながら、この方式においては、例えば、入出力制
御用プロセッサが磁気テープ装置に対し書込動作を行な
っている最中にシステムリセット信号が発生すると、入
出力制御用プロセッサから磁気テープ装置へのデータ転
送は直ちに中断されるとともに、磁気ヘッド電流も遮断
されるので書込途中のブロックは一般に不正ブロック（
チェックコードやポストアンプ゛ルが欠落したレコード
）となり、そのレコードは正常に読むことができなくな
る。そのため、これがこの情報処理システムの動作状況
の記録をとるログあるいはジャーナルファイル等である
場合にはル太な支＠を生ずるという欠点がある。

本発明の目的は上述の従来の欠点を除去するにある。

本発明の方式は、実行プロセッサと監視プロセッサとシ
ステムリセット手段とを有する情報処理システムにおい
て、前記監視プロセッサは前記実行プロセッサに対しリ
セット９求を通報するリセット９求手段と前記システム
リセット手段に対しシステムリセットの実行を指令する
リセット指令手段とを有し、前記実行プロセッサは前記
リセット要求に応答して自己の内部状態を制御しその結
果予め定めた特定の内部状態になったことを判定すると
リセット承認を前記監視プロセッサに通報するリセット
承認手段を有し、前記情報処理システムのリセットに当
り前記監視プロセッサは前記実行プロセッサに対し前記
リセット要求を通報し前記実行プロセッサから前記リセ
ット承認の通報を受けた後に前記７ステムリセツトの実
行を指令して７ステムをリセットする。

次に図面を参照して本発明の詳細な説明する。

第１図は本発明の一実施例を示すブロック図である。

本実施例は、演算処理プロセッサ１−１（以後ＥＰＵＩ
−１）および入出力制御用プロセッサ１−２（以後１０
ＰＩ−２）の実行プロセッサ（以後必要に応じてこれら
を実行プロセッサｌと総称する）と、これに対する監視
プロセッサ２（以後ＳＶ）’２）　’に含み、これらを
システム共通バス３で接続して情報処理システムを構成
している。

また、ｌ０ＰＩ−２には複数の入出力装置（以後デバイ
ス。図示せず）が接続されている。

各実行プロセッサｌはその内部に監視制御バス制御部１
０（以りｔｓＶＢｃｌｏ）、プロセッサ部１１およびリ
セット回路１２を含み、さらに、５ＶＢＣＩＯの内部に
はステータスレジスタ１００が設けられ、また、プロセ
ッサ部１１の内部には７７ンクロツク停止フリツプ７０
ツグ１１０が含まれている。

一方、５ＶＰ２の内部には監視制御バス制御部２０（以
後５ＶＢＣ２０）、グｏセフすｓ２１、およびシステム
リセット回路２２を含み、きらに、／ステムリセット回
路２２の中にはリセット起動ボタン２２０を含んでいる
。

ＳＶｌ’２　（Ｄ　５ＶＢＣ２０と、各実行プロセッサ
ｌの中＋７）ＳＶＢＣＩＯとは監視制御バス２０００（
以後ＳＶババス０００）で結ばれている。

また８ＶＰ２のシステムリセット回路２２からはリセッ
トライン２２００が各実行プロセッサ１のリセット回路
１２に接続されている。

このリセット回路１２は供給されたリセット停号を実行
プロセッサｌの内部の諸回路に供給して自己をリセット
するばかりでなく、自己に接続されている下位の装置に
対してもリセット信号を供給してこれをリセツｉ・する
。すなわち、リセットライン２２００およびリセット回
路１２１ｉＦシステムリセット手段を提供しておシ、リ
セットライン２２００にリセット信号を送出することに
よ＃）直ちにこの情報処理システムをリセットすること
ができるようになっている。

さて、本実施例におけるシステムリセットの処　理は以
下に述べるように行なわれる。

操作者が８ＶＰ２の中のシステムリセット回路２２にあ
るリセット起動ボタン２２０を押下すると。

この情報はライン２２０１．全弁して８ＶＰ２のプロセ
ッサ部２１に供給され、この内部で動作しているマイク
ロプログラムに対する割込みとして職別され、このマイ
クロプログラムは直ちにシステムリセットルーチンにジ
ャンプする（システムリセットルーチンの７０−チャー
トは後述する）、！このシステムリセットルーチンが起
動されると、このマイクロプログラムは、ライン２１０
０　、８ＶＢＣ２０およびＳＶババス０００’ｉ介して
各実行プロセッサｌの５ＶＬＩＣＩＯ死にシステムリセ
ットリクストコマン・ドを送出する。

５ＶＢＣＩＯにおいてこのコマンドが受信解読されると
、５ＶＢＣ１０１σリセツトリケストライン１０００　
’！ｚ介してプロセッサ部１１にリセットリフスト（几
ＳＴ几Ｑ）を送出する。

ＥＰＵＩ−１のプロセッサ部１１の内部において動作し
ているマイクロプログラムは、一つのソフトウェア命令
に対するマイクロプログラムルーチンが終了し、次のソ
フトウェア命令に対するマイクロプログラムルーチンを
開始する前に、必らずリセットリフスト（Ｒ８ＴＲＱ）
全チェックする。もし、これが１じの場合には、次のソ
フトウェア命令に対するマイクロプログラムルーチンを
ＨｆＡｆるが、もし、これが１１°の場合には、マシン
クロック停止フリップフロップ１１０をセットするマイ
クロ命令に分岐してこれを実行し、その結果マイクロプ
ログラムの進行を停止させる。ＥＰＵＩ−１の以上に述
べた部分の処理を行うマイクロプログラムを７０−チャ
ートとして第２図に示す。

マシンクロック停止フリップフロップ１１０の出力は、
プロセッサ部１１の内部においてマ／ン夕ロックの停止
に用いられるばかりですく、ライン１１００を介し５Ｖ
ＢＣ１０にも供給され、８ＶＢＣ１０の内部にあるステ
ータスレジスタ１００の一つのビット（以後プログラム
停止表示ビット）の値として用いられる（つまシ、マシ
ンクロックが停止した状態においてＵ、ステータスレジ
スタ１００の中のプロゲラ□ム停止表示ビットが１１１
となる）。

次Ｋ　、Ｉ　ＯＰ　１２のプロセッサ部１１の内部にお
いて動作しているマイクロプログラムのフローチャート
全第３図に示し、これを参照して以下に動作を説明する
。

ＩＯ）’ｌ−２のプロセッサ部１１の内部のワークエリ
ヤには膏込中表示フジグレジスタ（第３図アニ示ス。以
後フラグレジスタと略称する）が設けられている、そし
て、書込途中でリセットされると前述のような支障を生
ずる各デノ（イスごとに、この７ラグレジスタの特定め
ビットが１ピツトづつ割当てられている。

さて、今すセットリケスト（Ｒ８Ｔ　ＲＱ）が！の場合
（正常時）には、マイクロプログラムは第３図のイーウ
ーエｆ：：Ａって再びイに戻るウェトル−ズをくり返し
ている。

このループの中でマイクロプログラムは、ＥＰＵｌ−ｉ
　　からチャンネルプログラムが起動されたか古かをチ
ェックしく第３図イ）、もしチャンネルプログラムが起
動された場合にはこのウェイトルーズからぬけ出して、
このコマンドが書込み系のコマンド（例えば磁気テープ
に対するライトデータまたはライトチーブマーク等のコ
マンド）であるか否かをチェックする（第３図力）。も
し書込み系のコマンドの場合には、フラグレジスタ中の
該当するデバイスのヒ″ットをセットして（第３図キ）
から、このコマンドを実行させるためにデノくイスを起
動しく第３図り）、そうでない場合には、直ちにこのデ
バイスを起動して前述のウェイドル°−グに戻る（第３
図イ）。これにより畳込みが開始された前記デバイスに
対しては、フラグレジスタ中の該当するビットが°ｌ“
にセットされることになる。

次に、このマイクロプログラムは前記ウェイトルーズの
中で各デバイスからのコマンド終了信号がオンになって
いるか否かをチェックしている（第３図つ）。もしオン
になっている場合には、このウェイトルーズからぬけ出
して、このコマンドの終了処理を行ない（第３図ケ）、
さらに、コマンドチェンの処理要求の有無全チェックし
く第３図す）、もし無い場合にほこのチャンネルプログ
ラムの終了処理を行ない（第３図シ）、フラグレジスタ
中の該当するデバイスのビットをリセットして（第３図
ス）、ウェイトルーズに戻る。

また、コマンドチェインの処理要求がある場合には、次
のコマンドを実行するために、前述の第３図カーキーク
またはカークの分枝を通ってｒＪｉＪ述のようにしてこ
のコマンドを実行させるためにデバイスを起動してウェ
イトルーズに戻る。

以上の処理を行なうことにより、正′に状態においては
（Ｒ８Ｔ凡Ｑが１０１の場合においては）、マ゛イクロ
プログラムによｐチャンネルプログラムのコマンドに従
って処Ｊｌが実行され、４埠ｆ；さらに、現在〒、ｆ込
みを実行中のデバイスに対するフラグレジスタのビット
だけがＩＩ″にセットｇれている。

さて次に、リセットυケスト（Ｒ８Ｔ　ＲＱ）　カ’ｒ
”になった場合について説明する。

第３図のイーウーエーイの前記ウェイトルーズの中では
、リセットリケスト（Ｒ８’ｆ’ＲＱ）がｗｌｗか否か
が常にチェックされている（第３図工）。もし、リセッ
トリケスト（ａｓ’ｒ几Ｑ）が１１ｗになると、前記ウ
ェイトループをぬけ出して、フラグレジスタ中のすべて
のビットが”０１か否かをチェックしく第３図才）、も
しすべてのビットがＭＯＷの場合にはマンンクロソク停
止フリッグ７０ツブ１１０をセットして（第３−ソ）こ
のマイクロプログラムを停止させる（第３１夕）。

またもし７２グレジスタ中のすべてのビットが＠０１で
ない場合（つまυ、現在書込中であるデバイスがまだ残
っている場合）には、第３図ウーエーオーウのループ（
以後終了時ループ）をくり返し、デバイスからのコマン
ド終了信刊がオンになるのを待ち（第３図つ）、これが
オンになるごとにそのコマンドの終了処理を行なって（
第３図ケ）、フラグレジスタ中の該当するデバイスのビ
ット全リセットしく第３図セ）、前述の第３図ウーエー
オーウの終了時ループに戻る。

カくシて、フラグレジスタ中のすべてのビットが”ＯＩ
になると、前述のように、この終了時ループからぬけ出
してマシンクロック停止フリラグフロップ１１（１”セ
ットして（第３図ソ）、このマイクロプログラムを停止
させる（第３１夕）。

さて、上述のマイクロプログラムにより制御されるｌ０
ＰＩ−２のプロセッサ部１１に対し、リセット’）’ｙ
スト（Ｒ８ＴＲＱ）ｋ”１”　　にすると、上述のよう
に、それ以後のコマンドを実行させるためのデバイスの
起動は行なわれず、また、前記フラグレジスタにビット
を罰当てられているデバイスに対する現在書込み甲のす
べての畳込み処理が終了すると（また線現在曹込み処理
中の前記デバイスがない催合には）、マイクロプログラ
ムは停止し、ステータスレジスタ１００のプログラム停
止表示ビットかＴにセットされることになる。従って、
以上が１０Ｐ１−２のシステムリセットリケストコマン
ドに対する応答となる。

さて、前述のようにして各実行プロセッサ１に対するシ
ステムリセットリケストコマンドの送出かすむと、８Ｖ
Ｐ２の前記システムリセットルーチンは、次に各実行プ
ロセッサ１の５ＶＢＣ１０宛にＳ■ババス０００ｆｆ：
介してステータスリードコマンドを送出する。

このステータスリードコマンドの送付を受けた宛先の５
ＶＢＣＩＯは、このリードコマンドの受信ニ応答してス
テータスレジスタ１００の内容を返送テ゛−りとしてＳ
■ババス０００上に送出する。

このデータはＳ　Ｖ　）’　２の５ＶＢＣ２０を介して
受信され、プロセッサ部２１に供給される。

プロセッサ部２１中で動作しているシステムリセットル
ーチンは、このデータを解析し、前記停止表示ビラトラ
胱むことにより、この実行プロセッサ１のマイクロプロ
グラムが停止したｉ−否″７５−’ｅ判定する。

もし、停止していないと判定される場合には、停止が判
定されるまで、その実行プロセッサｌに対するステータ
スリードコマンドの送出と、それに応答して受信される
ステータスレジスタ１００の内容を示すデータの解析と
をくりかえす。

コウシテ、この実行プロセッサｌの停止が判定されると
、次の実行プロセッサ・ｌに進み同様の処理を行なう。

以上のようにして、すべての実行プロセッサｌのマイク
ロプログラムの停止したことが判だされると、次に、前
記システムリセットル−チンは、７’ｌ）’２１０１に
システムリセット信号を発生し、これをリセット回路２
２およびリセットライン２２００ｅ介して各実行プロセ
ッサ１のリセット回路１２に供給する。これによりこの
情報処理システムのリセットを行ガう。

以上に説明したシステムリセットルーチンを７０−チャ
ートとして第４図に示す。このフローチヤードによる５
ｖｐ２のプロセッサ部２１の動作は以上の説明から明ら
かであろう。

なお、前記リセット回路１２は、リセット信号を実行プ
ロセッサの内部の必要な個所（ＩＯＰＩ−２においては
ｌ０ＰＩ−２に接続される各デバイスに対するマスタリ
セットラインへの出力も含む）に供給する回路で従来技
術を利用できる。

以上のようなプロセッサリセット方式をとることにより
、ＥＰＵｔ−１のマイクロプログラムニ対しては、必ら
ずあるソフトウェア命令の処理が完了して停止した状態
でシステムがリセットされ、またｌ０Ｐ１−２のマイク
ロプログラムに対しては、前記フラグレジスタ（第３図
ア）にビラトラ割当てられているすべてのデバイスに対
する豊込み中の処理が終了して停止した状態でシステム
がリセットされる。

この結果、本実施例においては、前述の従来例の場合の
ように、ブロック書込途中で−νリセットれ不正ブロッ
クを生ずるというような恐れはない。

なお、システムリセットボタン２２０の押下げから、実
際にシステムのリセットが実行されるまでの最大時間を
制限するために、ゾステムリセツ１−回路２２の中に、
システムリセットボタン２２０の押下げによって計時を
開始するタイマを設け、このタイマを、予め設定された
時間が経過するとタイムアウトしてリセットライン２２
００に７ステムリセツト信号を送出するようしておくこ
ともできる。これにより、このタイマの設定時間を適当
に選択し、常時は上述の効果を確保し、異常時にもこの
設定時間後には必らずシステムのリセットが実行される
ようにすることができる。

第５図に上述のタイマを備えた／ステムリセット回路２
２の回路例を示す。リセット起動ボタン２２０の出力は
、ライン２２０１により５ＶＰ２のプロセッサ部２１に
供給されるとともに、タイマ２２２０入力にも供給され
る。タイマ２２２は入力が１１１になった時点から計時
を開始し、予め設定された時間ＴＭが経過すると出力に
Ｎ１ｍヲ出力出力タイマである。タイマ２２２の出力は
、ライン２２２０を介してオアゲート２２３に供給され
、ここでプロセッサ部２１がシステムリセット信号を出
力する前記ライン２１０１との間で論理和かとられ、こ
の出力がライントライバ２２１を介してリセットライン
２２００に出力される。

また、第６図は、前記５ＶＢｃｉｏ、プロセッサ部１１
およびＳ■ババス０００をさらに詳細に示すブロック図
である。

５ＶＢＣＩＯは、内部にステータスレジスター００、並
列直列変換レジスター０１１ラインドライバー０２、〜 直列並列変換レジスター０３′％　コマンド受信用レジ
スタ１０４、およびコマンドデコーダ１０５’ｉ含み、
またプロセッサ部ｌｌは、内部にマンンクロック停止り
リップフロンプ１１０、マシンクロック発生回路１１１
．禁止ゲート１１２および制御部１１３ｅ含む。さらに
Ｓ■ババス０００はデータ入力Ｓｖバス２０００−１　
およびデータ出力Ｓ■バス２０００−２で構成され直列
ビット伝送の形式％式％ 例えは、５ＶＰ２からデータ人力Ｓｖバス２０００−１
を介して前述のようにシステムリセットリフストコマン
ドが送出されると、これ１ｓＶＢｃｌＯにある直列並列
変換レジスタ１０３で並列ビ・ソトニ変換され、コマン
ド受信用レジスタ１０４に格納され、このコマンドの宛
先の実行プロセッサのコマンドデコーダ１０５で解読、
される。この結果リセットリケストライン１０００を介
してプロセッサ部１１の制御部１１３に対してリセット
リケス）　（：ａＳＴＲＱ）が送出される。

制御ｓ　１１３は、マシンクロック発生回路１１１から
系止？’−ト１１２を介してマシンクロックの供給を受
け、これにより内部の制御配憶（図示せず）からマイク
ロ命令′！ｉｌ−順次読出し、これを解読することでマ
イクロプログラムを実行している。。

制御部１１３の中で動作しているマイクロプログラムは
、前述のように、リセットリケスト（ａＳＴＲＱ）が１
１″で、かつ、フラグレジスタ中のすべてのビットが“
Ｏｗになると讐　ライン１１３０’ｅ介してセットパル
スを出力し、マシンクロック停止フリップフロップ１１
０ｔセツトする。こノ結果、禁止ゲート１１２により、
制御部１１３に対するマシンクロックの供給が停止され
、マイクロプログラムは停止゛される。

フリップフロッグ１１０の出力は、ライン１１００を介
して、５ＶＢＣｔＯ中にあるステータスレジスタ１００
の中のプログラム停止表示ピットに供給されている。従
って、フリップフロッグ１１０がセットされ、マイクロ
プログラムが停止されると、ステータスレジスタ１００
の中のプログラム停止表示ビットはセットされる。

５ＶＰ２からデータ入力ＳＶバス２ｏｏｏ−１を介して
ステータスリードコマンドが送出されると、前述のよう
にして、宛先の実行プロセッサ中にある５ＶＢＣ１ｏの
コマンドデコーダ１０′５で解読され、この結果、ライ
ン１０５（ｌ介する制御信号によシスデータスレジスタ
１００の内容は並列直列変換レジスタ１’０１によシ直
列ビットの形式に変換され、ライントライバ１０２を介
してデータ出力ＳＶパス２０００−２に出力され５ＶＰ
２の５ｖＢＣ６２０に転送される１、 以上は、本発明の一実施例を示したもので本発明は以上
の実施例に限定されるものではない。

以上述べたように本発明によると、７ステムリセツトに
当シ監視プロセッサからリセット要求の通報を受けた実
行プロセッサは自己の内部状態を制御しその結果予め定
めた特定の内部状態になったことを判定するとリセット
承認を監視プロセッサに通報し監視プロセッサはこのリ
セット承認の通報を受けた後にシステムをリセットする
。

これによ１１込途中でリセットされ不正ブロックを生ず
るというような恐れのないシステムリセット方式全提供
することができる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図、第２図、
第３図および第４図は本実施例の動作を説明するための
フローチャート、第５図は前記実施例で用いられるシス
テムリセット回路の一回路例を示す図および第６図は前
記実施例の一部をよシ詳細に示したブロック図である。 図において、１・・・・・・実行プロセッサ、１−１・
・・・・・演算処理プロセッサ（１：ＰＵ）、　１−２
・・・・・・入出カニｌ１ｌＪ御用プロセツサ（：ｒ、
ｏＰ）、２・・・・・・監視プロセッサ（ＳＶ、Ｐ）、
　　３・・・・・・システム共通バス、１ｏ・・・・・
・監視制御バス制御ｇｌＳ（ＳＶＢＣ）、１　］・・印
・プロセッサ都、１２・・・・・・リセット回路％　　
２０・・団・監視制御ハスＩＩＪ　１４ｉ部（８ＶＢＣ
）、２１・・・・プロセラ？部、２２・・・・・・シス
テムリセット回路、１００・旧・・ステータスレジスタ
、１０１・・・・・・並列ｉＭ列変換レジスタ、１０２
・・・・・・ライントライバ、、、１０３・・団・ｉ＋
１１並列変換レジスタ、１ｏ４・・・・・・コマンド受
信用レジスタ、ｌｏ５・・川・コマンドデコーダ、１１
０・・川・マンンクロック停止フリッグ７０ツブ、１１
１・川・・マシンクロック発生回路、１１２・・・・・
・禁止ケート、１１３・・、・・・・制御部、２２ｏ・
・・・・・リセット起動ボタン、２２１・・・・・・ラ
イントライバ、２２２・・・・・・タイマ、２２３・・
・・・・オアゲート、２ｏｏｏ・・・・・・監視制御バ
、ｘ、　（８，Ｖ　ハ、（）、２ｏｏｏ−１，・・団・
データ入力ｓＶバス、２０００−２・・・・・・データ
出力ＳＶバス、第４図 擢５図

Claims (1)

1. 【特許請求の範囲】 実行プロセッサと監視プロセッサとシステムリセット手
   段とを有する情報処理システムにおいて、前記監視グロ
   セッ−＋７は前記実行プロセッサに対しリセット要求を
   通報するリセット要求手段と前記システムリセット手段
   に対しシステムリセットの実行を指令するリセット指令
   手段とを有し、前記実行プロセッサは前記リセット要求
   に応答して自己の内部状態を制御しその結釆予め定めた
   壽定の内部状態になったことを判定するとリセット承認
   を前記監視プロセッサに通報するリセット承認手段を有
   し、 前記情報処理システムのリセットに轟シ前記監視プロセ
   ッサは前記実行プロセッサに対し前記リセット要求を通
   報し前記実行プロセッサから前記リセット承認の通報を
   受けた後に前記７ステムリセツトの実行を指令してシス
   テムリセットするようにしたことを特徴とする情報処理
   システムのリセット方式。