JPS61235924A - コンピユ−タシステムのリセツト方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、プロセッサとその周辺機器からなるコンピュ
ータシステムにおけるマニュアルリセット方式に関する
。

〔従来の技術〕

第５図はコンピュータシステムの従来例を示す概要図、
第６図はその動作を説明するためのタイミング波形図で
ある。なお、＃！５図において、１は電源、２は電源監
視回路、３はプロセッサ（ＣＰＵ）、５はリセットスイ
ッチであり、その他は省略されている。すなわち、通常
のコンピュータシステムは例えば第５図に示す様に、電
源の立ち上り時のシステムイエシャライスや停電、電源
故障時にＣＰＵ３に対して警報の割込を入れるための電
源監視回路（以後、単にＰＳＣともいう。）２とソフト
ウェアの暴走やロック等からの回復を図るべくシステム
全体を強制的にリセットするリセットスイッチ６とを備
えている。

＃！６図を参照してその動作を説明する。

まず、＃！６図（イ）に示される１次側電源（ＡＣ）が
切れると、時刻ｔ工で停電が発生したことを示す警報信
号が、ＰＳＣ２より同図（八）の如く出力される。プレ
セッサ３は本信号を受けて直ちに停止のための処理を行
ない停止する。また、ＰＳＣ２は主電源が保証されなく
なる直前、すなわち、同図（ロ）の如きプロセッサ３の
直流電源が所定の下限値に達する時刻ｔ２で、同図（ニ
）の如きリセット信号を出力する。逆に、交流電源ＡＣ
が復電すると、所定のリセット期間経過後のＤＣ電源が
保証される時刻ｔ３において、リセットは解除される。

また、時刻１４においてオペレータがリセットスイッチ
６を操作すると、このスイッチはリセット信号に直結さ
れているから直ちにリセット信号が出力され、これがプ
ロセッサ３を含むシステム内の各部へ与えられてリセッ
トが行なわれる◇ 〔発明が解決しようとする問題点〕 ここで間層となるのは、マニュアル操住用のリセットス
イッチはソフトウェアの動作とは無関係に出力され、す
べてのハードウェアをリセットしてしまう事である。つ
まり、フロッピーディスクとかハードディスク装置のア
クセス中にリセット操作が行なわれると、アクセスして
いたファイルをこわしたり場合によっては以後のアクセ
スができなくなってしまう可能性があるという点である
〇特に、プログラムがディスクに格納されているＤＯＳ
シス７　Ａ　（Ｄｉｓｃ　Ｏｐｅｒａｔｉｎｇ　Ｓｙｓ
ｔｅｍ）であったりすると、リセットスイッチ解除時点
で動きがとれなくなってしまうことも予想される。

〔問題点を解決するための手段〕

コンピュータシステムの電源を監視しそのＪ％ｍを検出
して少なくともプロセッサに対する警報信号を出力する
電源監視回路と、この警報信号はそのま＼出力するとと
もに警報信号からこれを所定の時間だけ遅延させたシス
テムリセット信号を発生する信号発生回路と、システム
を強制的にリセツトするリセットスイッチと、このリセ
ットスイッチの出力信号を上記信号発生回路に尋人する
手段とを設ける。

〔作用〕

システムの強制リセット用スイッチの出力信号を信号発
生回路へ導入し、強制リセット時にも電源異常の場合と
同じく警報信号とこれよりも所定時間だけ遅れたシステ
ムリセット信号とを出力することにより、システムに致
命的なダメージを与えないようＫしてその保護を図り、
信頼性を向上させる。

〔発明の実！Ｆ！！Ｊ） 第１図は本発明の１実施例を示すプレツタ図、第２図は
第１図の動作を説明するための波形図である。

第１図において、２は電源の監視を行なう回路（ｐｓｃ
）であり、停電、復電またはＤＣ異常を監視して所定の
信号を出力する。４はタイマ４１およびドライバ４２．
４３等からなる信号発生回路で、ＰＳＣ２からの信号を
受けて第２図（ハ）。

（ニ）に示す如きシーケンシャルな信号を生成する回路
であり、アナログ回路またはディジタル回路により作ら
れる。５はリセットスイッチの状態をよみとるためのゲ
ートであり、ＣＰＵ５よりの命令により、９セツトスイ
ツチの状態を知る事ができる。６はオペレータがシステ
ムをリセットするときに操作するスイッチである。タイ
マ４１はり’１ 例えば抵抗とコンデンサの直１回路からなり、ＰＳＣ２
からの出力を受けて一定期間後にシステムリセット信号
を出力する。４２．４３はコンピュータのパスインター
フェースのためのドライバで、パスの規格に合わせて信
号を出力する。

これらの図を参照して、その動作を説明する。

なお、第２図（イ）　、　（ｔｆｆ）の波形および時刻
ｔ□〜ｔ３での動作は従来と同じであるので、説明は省
略する。

いま、時刻ｔ４で第２図（ホ）の如・、リセットスイッ
チ６が操作されると、電源異、の場合と全く同様に警報
信号が同図（ハ）の如く出力され、これＫよってプロセ
ッサ３に割込が入るのでプロセッサ３は停止のための所
定の処理を行なって停止する。一方、この警報信号はタ
イマ４１にも与えられているので、所定時間後には同図
（ニ）の如くリセット信号が出力される。

第３図は本発明の別の実施例を示すブロック図である。

すなわち、こ＼ではタイマ７を追加し、これによってリ
セット信号の出力タイミングｔ６（タイマ時間ｔ５〜１
６）を自由に設定できる様にした点が特徴であり、その
他は＃第１図と同じである。こうすることにより、ＣＰ
Ｕ３は割込信号が与えられたとき、ゲート５を介してリ
セットスイッチ６の状態を読みとることによって、電源
異常か強制操作かを判別することができる。その結果、
強制操作時はタイマ７で決まる時間まで処理を続行する
事ができるので、さらに確実な停止処理が可能となる。

第３図では別のタイマを使用したが、＠４ｖＡの様にリ
セットスイッチ６のオンによりタイマ時間を変更できる
タイマ１０を使用すれば、第３図と同様の機能を１個の
タイマにて実現し得る利点がもたらされる。

〔発明の効果〕

本発明によれば、停電割込を有するシステムであれば、
はとんど変更なしでシステムにダメージを与えないマニ
ュアルリセット方式を実現する事ができる。通常、電源
装置の余裕はＡＣ入力断からＤＣ出力までの保証期間は
１０ｍ８〜２０　ｍ　８程度であるため、電源異常割込
からリセット信号出力までの処理はかなり制約されるが
、第３図または第４図の様に構成すれば処理時間をのば
す事ができ、処理の切れぬの良いタイミングで処理を停
止できる事から、より安全性の高いシステムとする事が
できる利点がもたらされる。

【図面の簡単な説明】

第１図は本発明の実施例を示すブロック図、第２図は第
１図の動作を説明するためのタイミング波形図、第３図
は本発明の他の実施例を示すブロック図、＠４図は本発
明のさらに他の実施例を示すブロック図、第５図はコン
ピュータシステムリセット方式の従来例を示す概要図、
第６図は第５図の動作を説明するためのタイミング波形
図であるＯ 符号説明 １・・・・・・電源、２・・・・・・電源監視回路、３
・・・・・・プ四セッサ（ＣＰＵ）、４・・・・・・信
号発生回路、５・・・・・・ゲート、６・・・・・・リ
セットスイッチ、７，１０．４１・・・・・・タイマ、
８，９・・・・・・オアゲート、第１，４２゜４３・・
・・・・ドライバ。 代理人　弁理士　並　木　昭　夫 代理人　弁理士　松　崎　　　　清 第２図 ｔＩ　１２　　　　１３　ｔ４−　　ｔ５　　ｔ６＠３
図 第４図 １ｇ５図 第１６＃１

Claims (1)

1. 【特許請求の範囲】 １）プロセツサおよびその周辺機器からなるコンピユー
   タシステムの電源を監視しその異常を検出したときは少
   なくとも前記プロセツサに対する警報信号を出力する電
   源監視回路と、該警報信号はそのまゝ出力するとともに
   該警報信号からこれを所定時間だけ遅延させたシステム
   リセツト信号を発生する信号発生回路と、システムを強
   制的にリセツトするリセツトスイツチとを備え、前記信
   号発生回路に該リセツトスイツチ出力信号を導入するこ
   とにより、強制リセツト時にも警報信号を発した後にシ
   ステムリセツトを行なうことを特徴とするコンピユータ
   システムのリセツト方式。 ２）特許請求の範囲第１項に記載のリセツト方式におい
   て、前記警報信号を発してからシステムリセツト信号を
   発する迄の時間を電源異常時よりも強制リセツト時の方
   を長くすることを特徴とするコンピユータシステムのリ
   セツト方式。