JPS60230246A - デ−タ処理装置 - Google Patents
デ−タ処理装置Info
- Publication number
- JPS60230246A JPS60230246A JP59086339A JP8633984A JPS60230246A JP S60230246 A JPS60230246 A JP S60230246A JP 59086339 A JP59086339 A JP 59086339A JP 8633984 A JP8633984 A JP 8633984A JP S60230246 A JPS60230246 A JP S60230246A
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- bit
- register
- interrupt
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はデータ処理装置、具体的には命令の実行中断及
び再開の機能をサポートする割込みの制卸機構に関する
。
び再開の機能をサポートする割込みの制卸機構に関する
。
通常のデータ処理装置において、プログラムデパック等
に利用されるものに、命令の実行中断再開機能があり、
この機能を内蔵することは必須である。
に利用されるものに、命令の実行中断再開機能があり、
この機能を内蔵することは必須である。
従来、この機能を−ｔｚ−トするものとして、１つは特
別の割込みを発生させる命令による方式があり、他の１
つはアドレスマツチレジスタによる方式がある。各方式
におイするデパックモニタ（ソフトウェア）の実現方法
は以下に示すとおりである。
別の割込みを発生させる命令による方式があり、他の１
つはアドレスマツチレジスタによる方式がある。各方式
におイするデパックモニタ（ソフトウェア）の実現方法
は以下に示すとおりである。
前者は実行中断点が指定されると、指定された実行中断
点の位置に置かれている命令を別の領域に保存し、その
命令を割込み命令で置き換える・そして、被デパックプ
ログラムを実行するときに、実行中断点に制御が移ると
割込みが発生しデバッグモニタに制御が移る。デパック
モニタは必要な処理を実行後、保存していた命令を実行
し、制御を実行中断点の次のアドレス位置に戻す。
点の位置に置かれている命令を別の領域に保存し、その
命令を割込み命令で置き換える・そして、被デパックプ
ログラムを実行するときに、実行中断点に制御が移ると
割込みが発生しデバッグモニタに制御が移る。デパック
モニタは必要な処理を実行後、保存していた命令を実行
し、制御を実行中断点の次のアドレス位置に戻す。
後者は、実行中断点が指定されると、指定された実行中
断点のアドレスをアドレスマツチレジスタに設定する。
断点のアドレスをアドレスマツチレジスタに設定する。
そして、被デバツグプログラムを実行するとき、アドレ
スマツチレジスタに設定されているアドレスの命令に制
御が移ると割込みが発生し、デバッグモニタが動き始め
る。そして必要な処理の後、再び割込んだアドレスの命
令より実行を再開するものである。
スマツチレジスタに設定されているアドレスの命令に制
御が移ると割込みが発生し、デバッグモニタが動き始め
る。そして必要な処理の後、再び割込んだアドレスの命
令より実行を再開するものである。
しかしながら、前者では命令をどこかに保存する必要が
あるため、同時に設定出来る実行中断点の個数に制限が
生じるし、又、保存命令の実行を考えるとデパックモニ
タのロジックが複雑になる。又、後者の場合においても
、同時に設定出来る実行中断点の個数はアドレスマツチ
レジスタの個数に制限される。しかも、この場合、アド
レスマツチレジスタを増すと実行スピードが低下すると
いった欠点を有していた。
あるため、同時に設定出来る実行中断点の個数に制限が
生じるし、又、保存命令の実行を考えるとデパックモニ
タのロジックが複雑になる。又、後者の場合においても
、同時に設定出来る実行中断点の個数はアドレスマツチ
レジスタの個数に制限される。しかも、この場合、アド
レスマツチレジスタを増すと実行スピードが低下すると
いった欠点を有していた。
本発明は上記欠点に痘みてなされたものであり、命令及
びスティタスレジスタの特定ピット部分に割込み制御の
ための情報を割付け、その内容の組合せによってその命
令実行前に割込みを発生させる機構を実現することによ
りデバッグモニタの作成を容易としたデータ処理装置を
提供することを目的とする。
びスティタスレジスタの特定ピット部分に割込み制御の
ための情報を割付け、その内容の組合せによってその命
令実行前に割込みを発生させる機構を実現することによ
りデバッグモニタの作成を容易としたデータ処理装置を
提供することを目的とする。
本発明は上記目的を実現するため、命令の特定ビット部
分に１ビツト、状態を一時記憶するスティタスレジスタ
の特定ビット部分に１ピツト、割込み制御のための情報
が付加される。又スティタスレジスタ中には割込みから
復帰して同命令より実行を再開するときの割込み抑制の
ため、更に１ピツト付加され、これら特定ビット部分の
情報をダートへ供給することにより、そのピット情報の
組合せに従がい、割込み回路もしくは命令解読回路を駆
動する様に構成した。
分に１ビツト、状態を一時記憶するスティタスレジスタ
の特定ビット部分に１ピツト、割込み制御のための情報
が付加される。又スティタスレジスタ中には割込みから
復帰して同命令より実行を再開するときの割込み抑制の
ため、更に１ピツト付加され、これら特定ビット部分の
情報をダートへ供給することにより、そのピット情報の
組合せに従がい、割込み回路もしくは命令解読回路を駆
動する様に構成した。
このことにより、設定可能な実行中断点の個数制限がな
くなる他、デパックモニタの作成が容易となる。
くなる他、デパックモニタの作成が容易となる。
以下、図面を使用して本発明に関し詳細に述べる。
第１図は本発明により使用される命令語フォーマットを
示す図である。図中、ＱＰは命令コード、Ｂは命令実行
時に強制割込みを指示するピッ）、ＡＤＨはオペランド
を示すためのアドレス及び修飾部を示す。ビット情報Ｂ
が付加されている点が特徴である。
示す図である。図中、ＱＰは命令コード、Ｂは命令実行
時に強制割込みを指示するピッ）、ＡＤＨはオペランド
を示すためのアドレス及び修飾部を示す。ビット情報Ｂ
が付加されている点が特徴である。
第２図は本発明により使用されるスティタス情報のフォ
ーマットを示す図である。図中、 、ＢＥは命令語のＢ
ビットにて指定される内容の有効／無効を指示するビッ
ト情報、ＢＭは割込みから復帰して同命令より実行再開
するときに割込みを抑制するビット情報、モして８Ｔは
その他制込みマスク及び正負状態等を表示するコンティ
ジョンピット部分である ＢＥビットが付加されている
点が特徴である。
ーマットを示す図である。図中、 、ＢＥは命令語のＢ
ビットにて指定される内容の有効／無効を指示するビッ
ト情報、ＢＭは割込みから復帰して同命令より実行再開
するときに割込みを抑制するビット情報、モして８Ｔは
その他制込みマスク及び正負状態等を表示するコンティ
ジョンピット部分である ＢＥビットが付加されている
点が特徴である。
第３図は本発明の実施例を示すロジック図である。図に
おいて、３ノは第１図に示した命令語が設定される命令
レジスタ、３２は第２図に示したスティタス情報が設定
されるスティタスレジスタである。命令レジスタ３ノ中
のＢビット情報は、スティタスレジスタ３２のＢＥ−ビ
ツト報及びＢＭビット情報をインバータ３３にて反転し
た出力と共にアンドゲート３４へ供給される。ここで論
理積条件のとられた結果は図示されない割込み回路へ、
又、インバータ３５を介して、同じく図示されない命令
解読回路へ供給される。アンドゲート３４出力は、更に
スティタスレジスタ３２のＢＭビット部分へ帰還供給さ
れる。
おいて、３ノは第１図に示した命令語が設定される命令
レジスタ、３２は第２図に示したスティタス情報が設定
されるスティタスレジスタである。命令レジスタ３ノ中
のＢビット情報は、スティタスレジスタ３２のＢＥ−ビ
ツト報及びＢＭビット情報をインバータ３３にて反転し
た出力と共にアンドゲート３４へ供給される。ここで論
理積条件のとられた結果は図示されない割込み回路へ、
又、インバータ３５を介して、同じく図示されない命令
解読回路へ供給される。アンドゲート３４出力は、更に
スティタスレジスタ３２のＢＭビット部分へ帰還供給さ
れる。
第４図は本発明実施例の動作を示すフローチャートであ
る。以下、第４図に示したフローチャートを参照しなが
ら第３図に示した本発明実施例の動作につき詳細に説明
する。
る。以下、第４図に示したフローチャートを参照しなが
ら第３図に示した本発明実施例の動作につき詳細に説明
する。
まず、次に実行すべき命令がフェッチされ、命令レジス
タ３１にセットされる。このことにより、Ｂビット部分
そして、スティタスレジスタ３２のＢＢ−Ｂ側゛がアン
ドダート３４へ供給される。ここで論理積条件がとられ
、その結果は割込み回路へ、又、インバータ３５を経て
命令解読回路へ供給される。
タ３１にセットされる。このことにより、Ｂビット部分
そして、スティタスレジスタ３２のＢＢ−Ｂ側゛がアン
ドダート３４へ供給される。ここで論理積条件がとられ
、その結果は割込み回路へ、又、インバータ３５を経て
命令解読回路へ供給される。
いま、アンドゲート３４出力が”ＨＩＧＨ”であったと
すればインバータ３５出力は″Ｌ ＯＷ ”となり、従
って割込み回路のみが１躯動される。
すればインバータ３５出力は″Ｌ ＯＷ ”となり、従
って割込み回路のみが１躯動される。
逆にアンドゲート３４出力が”ＬＯＷ”であればインバ
ータ３５出力は′″ＨＩＧＨ”となり命令解読回路のみ
が駆動される。
ータ３５出力は′″ＨＩＧＨ”となり命令解読回路のみ
が駆動される。
又、このときアンドダート９４出力はスティタスレジス
タ３２のＢＭ−ビツトフィードバックされる。これは以
下に示す理由による。即ち、ある番地（１）の命令で割
込みが発生したとする。割込みＯｉｌのＢピッ）、ＢＭ
−ビツト値は、それぞれ”１＃、”１”、“Ｏ＃である
が、割込み発生後のＢピッ）、ＢＦｔビット、ＢＭ−ビ
ツト値はそれぞれ“１″、“１”、′１＃となっている
。このため、割込み後の処理が終了し、１番地の命令か
ら実行を再開するとき、当命令では割込みは発生しない
。割込みが発生しない場合にはＢ−ＢＥ−ＢＭのそれぞ
れのビット情報が１１”、 １ 、０”となるため、次
に１番地の命令を実行するときには又、割込みが発生す
る。
タ３２のＢＭ−ビツトフィードバックされる。これは以
下に示す理由による。即ち、ある番地（１）の命令で割
込みが発生したとする。割込みＯｉｌのＢピッ）、ＢＭ
−ビツト値は、それぞれ”１＃、”１”、“Ｏ＃である
が、割込み発生後のＢピッ）、ＢＦｔビット、ＢＭ−ビ
ツト値はそれぞれ“１″、“１”、′１＃となっている
。このため、割込み後の処理が終了し、１番地の命令か
ら実行を再開するとき、当命令では割込みは発生しない
。割込みが発生しない場合にはＢ−ＢＥ−ＢＭのそれぞ
れのビット情報が１１”、 １ 、０”となるため、次
に１番地の命令を実行するときには又、割込みが発生す
る。
以上説明の如く本発明によれば以下に列挙する効果を得
ることができる。
ることができる。
（１）実行中断点の設定が命令中の１ビツトをオンにす
ることにより行われるため、設定可能な実行中断点の個
数の制限がなくなる、ｆ２１ＢＭビットにより命令実行
再開が単に割込みより復帰するのみで行なわれるため、
デ／Ｊツクモニタの作成が容易になる、 ＋３）ＢＥビットをオンにする機能を、システムコマン
ドやＪＣＬにてサポートすることにより、実行プログラ
ムのデノぐツクランと動作モードでのプログラムランを
自由に切替えることが可能である。
ることにより行われるため、設定可能な実行中断点の個
数の制限がなくなる、ｆ２１ＢＭビットにより命令実行
再開が単に割込みより復帰するのみで行なわれるため、
デ／Ｊツクモニタの作成が容易になる、 ＋３）ＢＥビットをオンにする機能を、システムコマン
ドやＪＣＬにてサポートすることにより、実行プログラ
ムのデノぐツクランと動作モードでのプログラムランを
自由に切替えることが可能である。
第１図は本発明により使用される命令語フォーマットを
示す図、＄２図は本発明にて使用されるスティタス情報
のフォーマットを示す図、第３図は本発明の実施例を示
す回路図、第４図は本発明実施例の動作を示すフローチ
ャートである・ ３ノ・・・命令レジスタ、３２・・・スティタスレジス
タ、３３，３４，３５・・・ダート群。 出願人代理人 弁理士 鈴 江 武 音節１図 第２図 第３図
示す図、＄２図は本発明にて使用されるスティタス情報
のフォーマットを示す図、第３図は本発明の実施例を示
す回路図、第４図は本発明実施例の動作を示すフローチ
ャートである・ ３ノ・・・命令レジスタ、３２・・・スティタスレジス
タ、３３，３４，３５・・・ダート群。 出願人代理人 弁理士 鈴 江 武 音節１図 第２図 第３図
Claims (1)
- 【特許請求の範囲】 命令の特定部分に少くとも１ビット強制割込みを指示す
るビットを割付け、該命令が設定される命令レジスタと
、該命令レジスタに設定された内容を解読し、装置内各
部へ駆動信号を供給する命令解読回路と、通常の状態情
報以外に。 上記強制割込みから復帰して命令実行を再開するとき命
令レジスタに設定されである上記特定ビット情報により
発生する割込みを抑制するために少くとも１ビットの情
報が割付けられるスティタスレジスタと、上記命令レジ
スタ及びスティタスレジスタの特定ビット部分の情報を
入力とし、ここで得られる入力条件によって割込み回路
もしくは命令解読回路を駆動するダート群とを具備する
ことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086339A JPS60230246A (ja) | 1984-04-28 | 1984-04-28 | デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59086339A JPS60230246A (ja) | 1984-04-28 | 1984-04-28 | デ−タ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60230246A true JPS60230246A (ja) | 1985-11-15 |
Family
ID=13884091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59086339A Pending JPS60230246A (ja) | 1984-04-28 | 1984-04-28 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60230246A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173247A (ja) * | 1987-12-28 | 1989-07-07 | Hitachi Ltd | スレーブ制御装置 |
| JPH0581068A (ja) * | 1991-09-19 | 1993-04-02 | Agency Of Ind Science & Technol | デバツグ支援装置 |
-
1984
- 1984-04-28 JP JP59086339A patent/JPS60230246A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01173247A (ja) * | 1987-12-28 | 1989-07-07 | Hitachi Ltd | スレーブ制御装置 |
| JPH0581068A (ja) * | 1991-09-19 | 1993-04-02 | Agency Of Ind Science & Technol | デバツグ支援装置 |
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