JPS6295644A - マイクロプロセッサ用プログラムデバッグ装置 - Google Patents
マイクロプロセッサ用プログラムデバッグ装置Info
- Publication number
- JPS6295644A JPS6295644A JP60235877A JP23587785A JPS6295644A JP S6295644 A JPS6295644 A JP S6295644A JP 60235877 A JP60235877 A JP 60235877A JP 23587785 A JP23587785 A JP 23587785A JP S6295644 A JPS6295644 A JP S6295644A
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- JP
- Japan
- Prior art keywords
- break
- microprocessor
- program
- target
- output
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- Granted
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- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、マイクロプロセッサ用プログラムデバッグ装
置のブレーク機能の改善に関するものである。
置のブレーク機能の改善に関するものである。
(従来の技術)
プログラムの未作成部分の代行や、プログラムの修正変
更のためのバッチ作業を容易にするために、ハードウェ
ア・ブレーク機能を使用し、ターゲット・プロセッサが
ブレーク(停止)したら、デバッグ装置側の代行コマン
ド及び修正コマンドや変更コマンドを起動する機能(以
下スタブ機能という)をもつマイクロプロセッサ用プロ
グラムデバッグ装置がある。
更のためのバッチ作業を容易にするために、ハードウェ
ア・ブレーク機能を使用し、ターゲット・プロセッサが
ブレーク(停止)したら、デバッグ装置側の代行コマン
ド及び修正コマンドや変更コマンドを起動する機能(以
下スタブ機能という)をもつマイクロプロセッサ用プロ
グラムデバッグ装置がある。
通常このような機能に使用するハードウェアブレーク回
路は、あらかじめ設定されたアドレスにターゲットアド
レスが一致した場合ターゲットプロセッサに対してハー
ドウェア上で強制的にブレ−ク命令(通常ソフトウェア
割り込み命令)を実行させてブレークさせている。ブレ
ークモードでデバッグ装置側のコマンドが実iテされた
後は再びターゲットプログラムが続行される。この場合
、続行するアドレスがブレークしたアドレスと同一アド
レスの場合は、再びブレークし、ターゲットプログラム
の続行できなくなる。これを防ぐために、ターゲットプ
ログラムに復帰する場合、復帰した直後の命令だけはブ
レークしないような制御方式がとられている。
路は、あらかじめ設定されたアドレスにターゲットアド
レスが一致した場合ターゲットプロセッサに対してハー
ドウェア上で強制的にブレ−ク命令(通常ソフトウェア
割り込み命令)を実行させてブレークさせている。ブレ
ークモードでデバッグ装置側のコマンドが実iテされた
後は再びターゲットプログラムが続行される。この場合
、続行するアドレスがブレークしたアドレスと同一アド
レスの場合は、再びブレークし、ターゲットプログラム
の続行できなくなる。これを防ぐために、ターゲットプ
ログラムに復帰する場合、復帰した直後の命令だけはブ
レークしないような制御方式がとられている。
(発明が解決しようとする問題点)
しかしながら、このような従来の方式では、ターゲット
へ復帰した直後のアドレスが他のブレークアドレスと一
致した場合はブレークされず、複数の修正変更点やプロ
グラム代行部分がある場合には正常にスタブ機能が動作
しないという問題があった。
へ復帰した直後のアドレスが他のブレークアドレスと一
致した場合はブレークされず、複数の修正変更点やプロ
グラム代行部分がある場合には正常にスタブ機能が動作
しないという問題があった。
本発明の目的は、この様な問題点を解決するもので、夕
〜ゲットプログラムの複数個のバグの一時的な修正が容
易にできるようにすると共に、複数の未作成部分のプロ
グラム代行が容易にできるようにしたマイクロプロセッ
サ用プログラムデバッグ装置を提供することにある。
〜ゲットプログラムの複数個のバグの一時的な修正が容
易にできるようにすると共に、複数の未作成部分のプロ
グラム代行が容易にできるようにしたマイクロプロセッ
サ用プログラムデバッグ装置を提供することにある。
(問題点を解決するための手段)
このような目的を達成するために、本発明では、ターゲ
ット・マイクロプロセッサのアドレスがブレークポイン
トに達した時には所定のデータを出力するようにあらか
じめ設定できるブレーク・ビット・メモリと、 このブレーク・ビット・メモリの出力によりターゲット
・マイクロプロセッサへブレーク命令を注入する手段と
、 前記ブレーク・ビット・メモリの出力によりブレーク動
作を制御するブレークタイミング回路と、ターゲット・
マイクロプロセッサがブレーク状態から復帰した直後の
バスサイクルについてブレーク発生を禁止するかしない
かを制御する制御手段と を具備し、複数のブレークポイントについてブレークし
たアドレスに対応する、デバッグ装置側のコマンドを組
合t!lこプログラムを起動することができるようにし
たことを特徴とする。
ット・マイクロプロセッサのアドレスがブレークポイン
トに達した時には所定のデータを出力するようにあらか
じめ設定できるブレーク・ビット・メモリと、 このブレーク・ビット・メモリの出力によりターゲット
・マイクロプロセッサへブレーク命令を注入する手段と
、 前記ブレーク・ビット・メモリの出力によりブレーク動
作を制御するブレークタイミング回路と、ターゲット・
マイクロプロセッサがブレーク状態から復帰した直後の
バスサイクルについてブレーク発生を禁止するかしない
かを制御する制御手段と を具備し、複数のブレークポイントについてブレークし
たアドレスに対応する、デバッグ装置側のコマンドを組
合t!lこプログラムを起動することができるようにし
たことを特徴とする。
(実施例)
以下図面を用いて本発明の詳細な説明する。第1図は本
発明に係るマイクロプロセッサ用プログラムデバッグ装
同の要部構成図である。同図において、1はターゲット
・マイクロプロセッサ(以下7.19口プロセッサをμ
Pと略す)、2はターゲット・メモリ、3はブレーク制
御メモリ、4及び5は出力が3つの状態になり得るスリ
ー・ステート・バッファ、6はブレーク命令発生回路、
7はブレーク・ビット・メモリ、8はデバッグRfTt
側の中央処理装置く以下中火処理装置をCPUという)
、9はブレークタイミング回路、1o及び11はアンド
ゲート、12はオアゲート、13はレジスタをそれぞれ
示す。
発明に係るマイクロプロセッサ用プログラムデバッグ装
同の要部構成図である。同図において、1はターゲット
・マイクロプロセッサ(以下7.19口プロセッサをμ
Pと略す)、2はターゲット・メモリ、3はブレーク制
御メモリ、4及び5は出力が3つの状態になり得るスリ
ー・ステート・バッファ、6はブレーク命令発生回路、
7はブレーク・ビット・メモリ、8はデバッグRfTt
側の中央処理装置く以下中火処理装置をCPUという)
、9はブレークタイミング回路、1o及び11はアンド
ゲート、12はオアゲート、13はレジスタをそれぞれ
示す。
ターゲットμP1のアドレスバス△Bは、ターゲットメ
モリ2、ブレークルリ御メモリ3及びブレーク・ビット
・メモリ7に接続される。データバスI)Bは、スリー
・ステート・バッファ4を杼山してターゲット・メモリ
2へ、またスリー・ステート・バッファ5を経由してブ
レーク制御メモリ3へそれぞれ接続されている。ブレー
ク・ビット・メモリ7の出力はブレークタイミング回路
9及びアンドゲートio、i1に接続される。
モリ2、ブレークルリ御メモリ3及びブレーク・ビット
・メモリ7に接続される。データバスI)Bは、スリー
・ステート・バッファ4を杼山してターゲット・メモリ
2へ、またスリー・ステート・バッファ5を経由してブ
レーク制御メモリ3へそれぞれ接続されている。ブレー
ク・ビット・メモリ7の出力はブレークタイミング回路
9及びアンドゲートio、i1に接続される。
ブレークタイミング回路9の出力は、インバータ14及
びアンドゲート15を経由してスリー・ステート・バッ
ファ5へ導かれると同時に、またアンドゲート16を経
由してスリー・ステート・バッファ4へ、更には直接ア
ンドゲート11に入力されると同時にレジスタ13を経
てアンドゲート10へもそれぞれ導かれている。
びアンドゲート15を経由してスリー・ステート・バッ
ファ5へ導かれると同時に、またアンドゲート16を経
由してスリー・ステート・バッファ4へ、更には直接ア
ンドゲート11に入力されると同時にレジスタ13を経
てアンドゲート10へもそれぞれ導かれている。
レジスタ13に対するクロックとしては、ターゲット・
メモリのデータを読出すためのターゲット・メモリ・リ
ード信号TRDが用いられる。
メモリのデータを読出すためのターゲット・メモリ・リ
ード信号TRDが用いられる。
アンドゲート11の入力にはデバッグ装HCPU8で$
す御されるモード(8号M[)が入力され、アンドゲー
ト10へはインバータ17を介して反転されたモード信
号MDが入力される。
す御されるモード(8号M[)が入力され、アンドゲー
ト10へはインバータ17を介して反転されたモード信
号MDが入力される。
アンドゲート10,11の出力はオアゲート12により
オア(論理和)され、ブレーク命令発生回路6に与えら
れる。ブレーク命令発生回路6の出力はターゲットμP
1のデータバス[)Bに接続されている。またオアゲー
ト12の出力はインバータ18を介して反転された後ゲ
ート15及び16に導かれている。
オア(論理和)され、ブレーク命令発生回路6に与えら
れる。ブレーク命令発生回路6の出力はターゲットμP
1のデータバス[)Bに接続されている。またオアゲー
ト12の出力はインバータ18を介して反転された後ゲ
ート15及び16に導かれている。
ブレーク・ビット・メモリ7、ブレークタイミング回路
9及びターゲットμP1はデバッグ1iffCPU8に
より制御される。
9及びターゲットμP1はデバッグ1iffCPU8に
より制御される。
このような構成における動作を次に説明する。
プログラムの修正やプログラムの代行を行う場合、まず
ブレーク・ビット・メモリ7には、ターゲットμP1の
アドレスが修正するアドレスになった時にこのブレーク
・ビット・メモリの出力が11111になるように、デ
バッグ装置cPU8よりあらがじめデータを書込み設定
しておく。
ブレーク・ビット・メモリ7には、ターゲットμP1の
アドレスが修正するアドレスになった時にこのブレーク
・ビット・メモリの出力が11111になるように、デ
バッグ装置cPU8よりあらがじめデータを書込み設定
しておく。
ターゲットμP1がターゲットプログラムを実行してい
る期間には、ブレークタイミング回路9の出力が′1゛
′となっていて、これによりスリー・ステート・バッフ
/74がオンし、またスリー・ステート・バッファ5が
オフしている。
る期間には、ブレークタイミング回路9の出力が′1゛
′となっていて、これによりスリー・ステート・バッフ
/74がオンし、またスリー・ステート・バッファ5が
オフしている。
ターゲットプログラムが進行し、あらかじめ設定してお
いた修正アドレスに達すると、ブレーク・ビット・メモ
リ7の出力14が1”となる。
いた修正アドレスに達すると、ブレーク・ビット・メモ
リ7の出力14が1”となる。
これにより、デバッグ装[CPU8により制御されるモ
ード信号MDが“1″の時にはアントゲ−111の出力
が1′°となり、モード信@MDが0″の時にはアンド
ゲート10の出力が“1′′となり、オアゲート12を
通じてブレーク命令発生回路に入力される。この時ブレ
ーク命令発生回路6からブレーク命令がターゲットμP
1のデータバスに注入され、ターゲットμP1はブレー
ク命令を実行する。
ード信号MDが“1″の時にはアントゲ−111の出力
が1′°となり、モード信@MDが0″の時にはアンド
ゲート10の出力が“1′′となり、オアゲート12を
通じてブレーク命令発生回路に入力される。この時ブレ
ーク命令発生回路6からブレーク命令がターゲットμP
1のデータバスに注入され、ターゲットμP1はブレー
ク命令を実行する。
一方、ブレークタイミング回路9の出力は、ブレーク・
ビット・メモリ7の出力が“1″になると、“0″に変
化する。このため、スリー・ステート・バッファ4はオ
フし、スリー・ステート・バッファ5がオンとなる。ブ
レークタイミング回路9の出力は、デバッグ装置CPU
8により制御されるまでパ0”を保持するため、ターゲ
ットμP1はブレーク制誹りメモリ3の実行を開始し、
レジスタ退避等を行った後ターゲットμPを停止すると
同時にデバッグ装置CPU8ヘブレークしたことを知ら
せる。
ビット・メモリ7の出力が“1″になると、“0″に変
化する。このため、スリー・ステート・バッファ4はオ
フし、スリー・ステート・バッファ5がオンとなる。ブ
レークタイミング回路9の出力は、デバッグ装置CPU
8により制御されるまでパ0”を保持するため、ターゲ
ットμP1はブレーク制誹りメモリ3の実行を開始し、
レジスタ退避等を行った後ターゲットμPを停止すると
同時にデバッグ装置CPU8ヘブレークしたことを知ら
せる。
デバッグ装置CPU8は、ターゲットμP1がブレーク
したことを検知すると、あらがしめ登録されているプロ
グラム修正コマンドや代行コマンドを実行する。これら
のコマンドを実行後再びターゲットプログラムへ戻す時
、デバッグimcpU8は次の2つのモード信号MOに
より選択する。
したことを検知すると、あらがしめ登録されているプロ
グラム修正コマンドや代行コマンドを実行する。これら
のコマンドを実行後再びターゲットプログラムへ戻す時
、デバッグimcpU8は次の2つのモード信号MOに
より選択する。
■復帰アドレスがブレークしたアドレスと等しい場合は
MDを“0″とする。デバッグ装置CPLI8より制御
されたブレークタイミング回路9は、第2図(ハ)に示
すようにターゲットμP1がターゲットプログラムに復
帰するバスサイクルでブレーク・ビット・メモリ7の出
力を“O°′からLL I I+に変化させる。このと
きのアドレスがブレークしたアドレスと等しいため、ブ
レーク・ビット・メモリ7の出力は°′1″となる。し
かしMDが“0″である場合には、レジスタ13の出ノ
】が1バスサイクルだけ遅れて1′°になる(第2図の
(ニ))ため、アンドゲート10の出力は1゛′にはな
らず“O″のままである。したがって、ブレーク命令の
注入がなされずブレークしないことになり、永久ループ
になることもない。
MDを“0″とする。デバッグ装置CPLI8より制御
されたブレークタイミング回路9は、第2図(ハ)に示
すようにターゲットμP1がターゲットプログラムに復
帰するバスサイクルでブレーク・ビット・メモリ7の出
力を“O°′からLL I I+に変化させる。このと
きのアドレスがブレークしたアドレスと等しいため、ブ
レーク・ビット・メモリ7の出力は°′1″となる。し
かしMDが“0″である場合には、レジスタ13の出ノ
】が1バスサイクルだけ遅れて1′°になる(第2図の
(ニ))ため、アンドゲート10の出力は1゛′にはな
らず“O″のままである。したがって、ブレーク命令の
注入がなされずブレークしないことになり、永久ループ
になることもない。
■復帰アドレスがブレークしたアドレスと異なる場合は
MOを1″とする。ブレークタイミング回路9の出力が
“0″から“1″に変化し、ターゲットプログラムに復
帰したアドレスが他の修正又は代行アドレスの場合はブ
レーク・ビット・メモリ7の出力が“1′°になり、ア
ンドゲート11の出力は11”となる。このためブレー
ク命令の注入が行われ、ターゲットμP1はブレークし
、他の修正又は代行を行うことになる。
MOを1″とする。ブレークタイミング回路9の出力が
“0″から“1″に変化し、ターゲットプログラムに復
帰したアドレスが他の修正又は代行アドレスの場合はブ
レーク・ビット・メモリ7の出力が“1′°になり、ア
ンドゲート11の出力は11”となる。このためブレー
ク命令の注入が行われ、ターゲットμP1はブレークし
、他の修正又は代行を行うことになる。
なお、ブレーク・ビット・メモリ7は、メモリで構成さ
れているため複数個のブレーク・ビットが設定可能であ
る。
れているため複数個のブレーク・ビットが設定可能であ
る。
(発明の効果)
以上説明したように、本発明によれば、ターゲットプロ
グラムの複数個のプログラムバグの一時的な修正や未作
成部分のプログラム代行が容易にできるマイクロプロセ
ッサ用デバッグ装置を実現することができる。
グラムの複数個のプログラムバグの一時的な修正や未作
成部分のプログラム代行が容易にできるマイクロプロセ
ッサ用デバッグ装置を実現することができる。
第1図は本発明に係るマイクロブ1コ廿ツリ用プログラ
ムデバツグ装置の要部構成図、第2図は動作を説明する
ためのタイムチャートである。 1・・・ターゲットμP、2・・・ターゲットメモリ、
3・・・ブレーク制御メモリ、4.5・・・スリー・ス
テート・バッファ、6・・・ブレーク命令発生回路、7
・・・ブレーク・ビット・メDす、8・・・デバッグ装
置CP LJ、9・・・ブレークタイミング回路、1o
、11.15.16・・・アンドゲート、14.17.
18・・・インバータ、13・・・レジスタ。 第Z は とイ)7I:しX
−(、X) V−¥7b
プレグ4〆II’lp/lリ : ダーゲレ
トメヒ・1炎寸pP 災r丁
ムデバツグ装置の要部構成図、第2図は動作を説明する
ためのタイムチャートである。 1・・・ターゲットμP、2・・・ターゲットメモリ、
3・・・ブレーク制御メモリ、4.5・・・スリー・ス
テート・バッファ、6・・・ブレーク命令発生回路、7
・・・ブレーク・ビット・メDす、8・・・デバッグ装
置CP LJ、9・・・ブレークタイミング回路、1o
、11.15.16・・・アンドゲート、14.17.
18・・・インバータ、13・・・レジスタ。 第Z は とイ)7I:しX
−(、X) V−¥7b
プレグ4〆II’lp/lリ : ダーゲレ
トメヒ・1炎寸pP 災r丁
Claims (1)
- 【特許請求の範囲】 ターゲット・マイクロプロセッサのアドレスがブレーク
ポイントに達した時には所定のデータを出力するように
あらかじめ設定できるブレーク・ビット・メモリと、 このブレーク・ビット・メモリの出力によりターゲット
・マイクロプロセッサへブレーク命令を注入する手段と
、 前記ブレーク・ビット・メモリの出力によりブレーク動
作を制御するブレークタイミング回路と、ターゲット・
マイクロプロセッサがブレーク状態から復帰した直後の
バスサイクルについてブレーク発生を禁止するかしない
かを制御する制御手段と を具備し、複数のブレークポイントについてブレークし
たアドレスに対応する、デバッグ装置側のコマンドを組
合せたプログラムを起動することができるようにしたこ
とを特徴とするマイクロプロセッサ用プログラムデバッ
グ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60235877A JPS6295644A (ja) | 1985-10-22 | 1985-10-22 | マイクロプロセッサ用プログラムデバッグ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60235877A JPS6295644A (ja) | 1985-10-22 | 1985-10-22 | マイクロプロセッサ用プログラムデバッグ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6295644A true JPS6295644A (ja) | 1987-05-02 |
JPH0411895B2 JPH0411895B2 (ja) | 1992-03-02 |
Family
ID=16992564
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60235877A Granted JPS6295644A (ja) | 1985-10-22 | 1985-10-22 | マイクロプロセッサ用プログラムデバッグ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6295644A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5983018A (en) * | 1998-01-09 | 1999-11-09 | Mitsubishi Denki Kabushiki Kaisha | Debug interrupt-handling microcomputer |
US6477664B1 (en) | 1997-12-30 | 2002-11-05 | Hyundai Electronics Industries Co., Ltd. | Breakpoint interrupt generating apparatus in a superscalar microprocessor |
US6783177B1 (en) | 1999-08-23 | 2004-08-31 | Ikeda Bussan Co. Ltd. | Seatback for automobile |
-
1985
- 1985-10-22 JP JP60235877A patent/JPS6295644A/ja active Granted
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6477664B1 (en) | 1997-12-30 | 2002-11-05 | Hyundai Electronics Industries Co., Ltd. | Breakpoint interrupt generating apparatus in a superscalar microprocessor |
US5983018A (en) * | 1998-01-09 | 1999-11-09 | Mitsubishi Denki Kabushiki Kaisha | Debug interrupt-handling microcomputer |
US6783177B1 (en) | 1999-08-23 | 2004-08-31 | Ikeda Bussan Co. Ltd. | Seatback for automobile |
Also Published As
Publication number | Publication date |
---|---|
JPH0411895B2 (ja) | 1992-03-02 |
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