JPH0411895B2 - - Google Patents
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- JPH0411895B2 JPH0411895B2 JP60235877A JP23587785A JPH0411895B2 JP H0411895 B2 JPH0411895 B2 JP H0411895B2 JP 60235877 A JP60235877 A JP 60235877A JP 23587785 A JP23587785 A JP 23587785A JP H0411895 B2 JPH0411895 B2 JP H0411895B2
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- program
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- 230000006870 function Effects 0.000 description 6
- 238000012937 correction Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Landscapes
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は、マイクロプロセツサ用プログラムデ
バツグ装置のブレーク機能の改善に関するもので
ある。
バツグ装置のブレーク機能の改善に関するもので
ある。
(従来の技術)
プログラムの未作成部分の代行や、プログラム
の修正変更のためのパツチ作業を容易にするため
に、ハードウエア・ブレーク機能を使用し、ター
ゲツト・プロセツサがブレーク(停止)したら、
デバツグ装置側の代行コマンド及び修正コマンド
や変更コマンドを起動する機能(以下スタブ機能
という)をもつマイクロプロセツサ用プログラム
デバツグ装置がある。
の修正変更のためのパツチ作業を容易にするため
に、ハードウエア・ブレーク機能を使用し、ター
ゲツト・プロセツサがブレーク(停止)したら、
デバツグ装置側の代行コマンド及び修正コマンド
や変更コマンドを起動する機能(以下スタブ機能
という)をもつマイクロプロセツサ用プログラム
デバツグ装置がある。
通常このような機能に使用するハードウエアブ
レーク回路は、あらかじめ設定されたアドレスに
ターゲツトアドレスが一致した場合ターゲツトプ
ロセツサに対してハードウエア上で強制的にブレ
ーク命令(通常ソフトウエア割り込み命令)を実
行させてブレークさせている。ブレークモードで
デバツグ装置側のコマンドが実行された後は再び
ターゲツトプログラムが続行される。この場合、
続行するアドレスがブレークしたアドレスと同一
アドレスの場合は、再びブレークし、ターゲツト
プログラムの続行できなくなる。これを防ぐため
に、ターゲツトプログラムに復帰する場合、復帰
した直後の命令だけはブレークしないような制御
方式がとられている。
レーク回路は、あらかじめ設定されたアドレスに
ターゲツトアドレスが一致した場合ターゲツトプ
ロセツサに対してハードウエア上で強制的にブレ
ーク命令(通常ソフトウエア割り込み命令)を実
行させてブレークさせている。ブレークモードで
デバツグ装置側のコマンドが実行された後は再び
ターゲツトプログラムが続行される。この場合、
続行するアドレスがブレークしたアドレスと同一
アドレスの場合は、再びブレークし、ターゲツト
プログラムの続行できなくなる。これを防ぐため
に、ターゲツトプログラムに復帰する場合、復帰
した直後の命令だけはブレークしないような制御
方式がとられている。
(発明が解決しようとする問題点)
しかしながら、このような従来の方式では、タ
ーゲツトへ復帰した直後のアドレスが他のブレー
クアドレスと一致した場合はブレークされず、複
数の修正変更点やプログラム代行部分がある場合
には正常にスタブ機能が動作しないという問題が
あつた。
ーゲツトへ復帰した直後のアドレスが他のブレー
クアドレスと一致した場合はブレークされず、複
数の修正変更点やプログラム代行部分がある場合
には正常にスタブ機能が動作しないという問題が
あつた。
本発明の目的は、この様な問題点を解決するも
ので、ターゲツトプログラムの複数個のバグの一
時的な修正が容易にできるようにすると共に、複
数の未作成部分のプログラム代行が容易にできる
ようにしたマイクロプロセツサ用プログラムデバ
ツグ装置を提供することにある。
ので、ターゲツトプログラムの複数個のバグの一
時的な修正が容易にできるようにすると共に、複
数の未作成部分のプログラム代行が容易にできる
ようにしたマイクロプロセツサ用プログラムデバ
ツグ装置を提供することにある。
(問題点を解決するための手段)
このような目的を達成するために、本発明で
は、ターゲツト・マイクロプロセツサのアドレス
がブレークポイントに達した時には所定のデータ
を出力するようにあらかじめ設定できるブレー
ク・ビツト・メモリと、 このブレーク・ビツト・メモリの出力によりタ
ーゲツト・マイクロプロセツサへブレーク命令を
注入する手段と、 前記ブレーク・ビツト・メモリの出力によりブ
レーク動作を制御するブレークタイミング回路
と、 ターゲツト・マイクロプロセツサがブレーク状
態から復帰した直後のバスサイクルについてブレ
ーク発生を禁止するかしないかを制御する制御手
段と を具備し、複数のブレークポイントについてブレ
ークしたアドレスに対応する、デバツグ装置側の
コマンドを組合せたプログラムを起動することが
できるようにしたことを特徴とする。
は、ターゲツト・マイクロプロセツサのアドレス
がブレークポイントに達した時には所定のデータ
を出力するようにあらかじめ設定できるブレー
ク・ビツト・メモリと、 このブレーク・ビツト・メモリの出力によりタ
ーゲツト・マイクロプロセツサへブレーク命令を
注入する手段と、 前記ブレーク・ビツト・メモリの出力によりブ
レーク動作を制御するブレークタイミング回路
と、 ターゲツト・マイクロプロセツサがブレーク状
態から復帰した直後のバスサイクルについてブレ
ーク発生を禁止するかしないかを制御する制御手
段と を具備し、複数のブレークポイントについてブレ
ークしたアドレスに対応する、デバツグ装置側の
コマンドを組合せたプログラムを起動することが
できるようにしたことを特徴とする。
(実施例)
以下図面を用いて本発明を詳しく説明する。第
1図は本発明に係るマイクロプロセツサ用プログ
ラムデバツグ装置の要部構成図である。同図にお
いて、1はターゲツト・マイクロプロセツサ(以
下マイクロプロセツサをμPと略す)、2はターゲ
ツト・メモリ、3はブレーク制御メモリ、4及び
5は出力が3つの状態になり得るスリー・ステー
ト・バツフア、6はブレーク命令発生回路、7は
ブレーク・ビツト・メモリ、8はデバツグ装置側
の中央処理装置(以下中央処理装置をCPUとい
う)、9はブレークタイミング回路、10及び1
1はアンドゲート、12はオアゲート、13はレ
ジスタをそれぞれ示す。
1図は本発明に係るマイクロプロセツサ用プログ
ラムデバツグ装置の要部構成図である。同図にお
いて、1はターゲツト・マイクロプロセツサ(以
下マイクロプロセツサをμPと略す)、2はターゲ
ツト・メモリ、3はブレーク制御メモリ、4及び
5は出力が3つの状態になり得るスリー・ステー
ト・バツフア、6はブレーク命令発生回路、7は
ブレーク・ビツト・メモリ、8はデバツグ装置側
の中央処理装置(以下中央処理装置をCPUとい
う)、9はブレークタイミング回路、10及び1
1はアンドゲート、12はオアゲート、13はレ
ジスタをそれぞれ示す。
ターゲツトμP1のアドレスバスABは、ターゲ
ツトメモリ2、ブレーク制御メモリ3及びブレー
ク・ビツト・メモリ7に接続される。データバス
DBは、スリー・ステート・バツフア4を経由し
てターゲツト・メモリ2へ、またスリー・ステー
ト・バツフア5を経由してブレーク制御メモリ3
へそれぞれ接続されている。ブレーク・ビツト・
メモリ7の出力はブレークタイミング回路9及び
アンドゲート10,11に接続される。
ツトメモリ2、ブレーク制御メモリ3及びブレー
ク・ビツト・メモリ7に接続される。データバス
DBは、スリー・ステート・バツフア4を経由し
てターゲツト・メモリ2へ、またスリー・ステー
ト・バツフア5を経由してブレーク制御メモリ3
へそれぞれ接続されている。ブレーク・ビツト・
メモリ7の出力はブレークタイミング回路9及び
アンドゲート10,11に接続される。
ブレークタイミング回路9の出力は、インバー
タ14及びアンドゲート15を経由してスリー・
ステート・バツフア5へ導かれると同時に、また
アンドゲート16を経由してスリー・ステート・
バツフア4へ、更には直接アンドゲート11に入
力されると同時にレジスタ13を経てアンドゲー
ト10へもそれぞれ導かれている。
タ14及びアンドゲート15を経由してスリー・
ステート・バツフア5へ導かれると同時に、また
アンドゲート16を経由してスリー・ステート・
バツフア4へ、更には直接アンドゲート11に入
力されると同時にレジスタ13を経てアンドゲー
ト10へもそれぞれ導かれている。
レジスタ13に対するクロツクとしては、ター
ゲツト・メモリのデータを読出すためのターゲツ
ト・メモリ・リード信号TRDが用いられる。
ゲツト・メモリのデータを読出すためのターゲツ
ト・メモリ・リード信号TRDが用いられる。
アンドゲート11の入力にはデバツグ装置
CPU8制御されるモード信号MDが入力され、ア
ンドゲート10へはインバータ17を介して反転
されたモード信号MDが入力される。
CPU8制御されるモード信号MDが入力され、ア
ンドゲート10へはインバータ17を介して反転
されたモード信号MDが入力される。
アンドゲート10,11の出力はオアゲート1
2によりオア(論理和)され、ブレーク命令発生
回路6に与えられる。ブレーク命令発生回路6の
出力はターゲツトμP1のデータバスDBに接続さ
れている。またオアゲート12の出力はインバー
タ18を介して反転されらた後ゲート15及び1
6に導かれている。
2によりオア(論理和)され、ブレーク命令発生
回路6に与えられる。ブレーク命令発生回路6の
出力はターゲツトμP1のデータバスDBに接続さ
れている。またオアゲート12の出力はインバー
タ18を介して反転されらた後ゲート15及び1
6に導かれている。
ブレーク・ビツト・メモリ7、ブレークタイミ
ング回路9及びターゲツトμP1はデバツグ装置
CPU8により制御される。
ング回路9及びターゲツトμP1はデバツグ装置
CPU8により制御される。
このような構成における動作を次に説明する。
ブログラムの修正やプログラムの代行を行う場
合、まずブレーク・ビツト・メモリ7には、ター
ゲツトμP1のアドレスが修正するアドレスにな
つた時にこのブレーク・ビツト・メモリの出力が
“1”になるように、デバツグ装置CPU8よりあ
らかじめ、データを書込み設定しておく。
ブログラムの修正やプログラムの代行を行う場
合、まずブレーク・ビツト・メモリ7には、ター
ゲツトμP1のアドレスが修正するアドレスにな
つた時にこのブレーク・ビツト・メモリの出力が
“1”になるように、デバツグ装置CPU8よりあ
らかじめ、データを書込み設定しておく。
ターゲツトμP1がターゲツトプログラムを実
行している期間には、ブレークタイミング回路9
の出力が“1”となつていて、これによりスリ
ー・ステート・バツフア4がオンし、またスリ
ー・ステート・バツフア5がオフしている。
行している期間には、ブレークタイミング回路9
の出力が“1”となつていて、これによりスリ
ー・ステート・バツフア4がオンし、またスリ
ー・ステート・バツフア5がオフしている。
ターゲツトプログラムが進行し、あらかじめ設
定しておいた修正アドレスに達すると、ブレー
ク・ビツト・メモリ7の出力14が“1”とな
る。
定しておいた修正アドレスに達すると、ブレー
ク・ビツト・メモリ7の出力14が“1”とな
る。
これにより、デバツグ装置CPU8により制御
されるモード信号MDが“1”の時にはアンドゲ
ート11の出力が“1”となり、モード信号MD
が“0”の時にはアンドゲート10の出力が
“1”となり、オアゲート12を通じてブレーク
命令発生回路に入力される。この時ブレーク命令
発生回路6からブレーク命令がターゲツトμP1
のデータバスに注入され、ターゲツトμP1はブ
レーク命令を実行する。
されるモード信号MDが“1”の時にはアンドゲ
ート11の出力が“1”となり、モード信号MD
が“0”の時にはアンドゲート10の出力が
“1”となり、オアゲート12を通じてブレーク
命令発生回路に入力される。この時ブレーク命令
発生回路6からブレーク命令がターゲツトμP1
のデータバスに注入され、ターゲツトμP1はブ
レーク命令を実行する。
一方、ブレークタイミング回路9の出力は、ブ
レーク・ビツト・メモリ7の出力が“1”になる
と、“0”に変化する。このため、スリー・ステ
ート・バツフア4はオフし、スリー・ステート・
バツフア5がオンとなる。ブレークタイミング回
路9の出力は、デバツグ装置CPU8により制御
されるまで“0”を保持するため、ターゲツト
μP1はブレーク制御メモリ3の実行を開始し、
レジスタ退避等を行つた後ターゲツトμPを停止
すると同時にデバツグ装置CPU8へブレークし
たことを知らせる。
レーク・ビツト・メモリ7の出力が“1”になる
と、“0”に変化する。このため、スリー・ステ
ート・バツフア4はオフし、スリー・ステート・
バツフア5がオンとなる。ブレークタイミング回
路9の出力は、デバツグ装置CPU8により制御
されるまで“0”を保持するため、ターゲツト
μP1はブレーク制御メモリ3の実行を開始し、
レジスタ退避等を行つた後ターゲツトμPを停止
すると同時にデバツグ装置CPU8へブレークし
たことを知らせる。
デバツグ装置CPU8は、ターゲツトμP1がブ
レークしたことを検知すると、あらがじめ登録さ
れているプログラム修正コマンドや代行コマンド
を実行する。これらのコマンドを実行後再びター
ゲツトプログラムへ戻す時、デバツグ装置CPU
8は次の2つのモード信号MDにより選択する。
レークしたことを検知すると、あらがじめ登録さ
れているプログラム修正コマンドや代行コマンド
を実行する。これらのコマンドを実行後再びター
ゲツトプログラムへ戻す時、デバツグ装置CPU
8は次の2つのモード信号MDにより選択する。
復帰アドレスがブレークしたアドレスと等し
い場合はMDを“0”とする。デバツグ装置
CPU8より制御されたブレークタイミング回
路9は、第2図ハに示すようにターゲツトμP
1がターゲツトプログラムに復帰するバスサイ
クルでブレーク・ビツト・メモリ7の出力を
“0”から“1”に変化させる。このときのア
ドレスがブレークしたアドレスと等しいため、
ブレーク・ビツト・メモリの出力は“1”とな
る。しかしMDが“0”である場合には、レジ
スタ13の出力が1バスサイクルだけで遅れて
“1”になる(第2図のニ)ため、アンドゲー
ト10の出力は“1”にはならず“0”のまま
である。したがつて、ブレーク命令の注入がな
されずブレークしないことになり、永久ループ
になることもない。
い場合はMDを“0”とする。デバツグ装置
CPU8より制御されたブレークタイミング回
路9は、第2図ハに示すようにターゲツトμP
1がターゲツトプログラムに復帰するバスサイ
クルでブレーク・ビツト・メモリ7の出力を
“0”から“1”に変化させる。このときのア
ドレスがブレークしたアドレスと等しいため、
ブレーク・ビツト・メモリの出力は“1”とな
る。しかしMDが“0”である場合には、レジ
スタ13の出力が1バスサイクルだけで遅れて
“1”になる(第2図のニ)ため、アンドゲー
ト10の出力は“1”にはならず“0”のまま
である。したがつて、ブレーク命令の注入がな
されずブレークしないことになり、永久ループ
になることもない。
復帰アドレスがブレークしたアドレスと異な
る場合はMDを“1”とする。ブレークタイミ
ング回路9の出力が“0”から“1”に変化
し、ターゲツトプログラムに復帰したアドレス
が他の修正又は代行アドレスの場合はブレー
ク・ビツト・メモリ7の出力が“1”になり、
アンドゲート11の出力は“1”となる。この
ためブレーク命令の注入が行われ、ターゲツト
μP1はブレークし、他の修正又は代行を行う
ことになる。
る場合はMDを“1”とする。ブレークタイミ
ング回路9の出力が“0”から“1”に変化
し、ターゲツトプログラムに復帰したアドレス
が他の修正又は代行アドレスの場合はブレー
ク・ビツト・メモリ7の出力が“1”になり、
アンドゲート11の出力は“1”となる。この
ためブレーク命令の注入が行われ、ターゲツト
μP1はブレークし、他の修正又は代行を行う
ことになる。
なお、ブレーク・ビツト・メモリ7は、メモ
リで構成されているため複数個のブレーク・ビ
ツトが設定可能である。
リで構成されているため複数個のブレーク・ビ
ツトが設定可能である。
(発明の効果)
以上説明したように、本発明によれば、ターゲ
ツトプログラムの複数個のプログラムバグの一時
的な修正や未作成部分のプログラム代行が容易に
できるマイクロプロセツサ用デバツグ装置を実現
することができる。
ツトプログラムの複数個のプログラムバグの一時
的な修正や未作成部分のプログラム代行が容易に
できるマイクロプロセツサ用デバツグ装置を実現
することができる。
第1図は本発明に係るマイクロプロセツサ用プ
ログラムデバツグ装置の要部構成図、第2図は動
作を説明するためのタイムチヤートである。 1……ターゲツトμP、2……ターゲツトメモ
リ、3……ブレーク制御メモリ、4,5……スリ
ー・ステート・バツフア、6……ブレーク命令発
生回路、7……ブレーク・ビツト・メモリ、8…
…デバツグ装置CPU、9……ブレークタイミン
グ回路、10,11,15,16……アンドゲー
ト、14,17,18……インバータ、13……
レジスタ。
ログラムデバツグ装置の要部構成図、第2図は動
作を説明するためのタイムチヤートである。 1……ターゲツトμP、2……ターゲツトメモ
リ、3……ブレーク制御メモリ、4,5……スリ
ー・ステート・バツフア、6……ブレーク命令発
生回路、7……ブレーク・ビツト・メモリ、8…
…デバツグ装置CPU、9……ブレークタイミン
グ回路、10,11,15,16……アンドゲー
ト、14,17,18……インバータ、13……
レジスタ。
Claims (1)
- 【特許請求の範囲】 1 ターゲツト・マイクロプロセツサのアドレス
がブレークポイントに達した時には所定のデータ
を出力するようにあらかじめ設定できるブレー
ク・ビツト・メモリと、 このブレーク・ビツト・メモリの出力によりタ
ーゲツト・マイクロプロセツサへブレーク命令を
注入する手段と、 前記ブレーク・ビツト・メモリの出力によりブ
レーク動作を制御するブレークタイミング回路
と、 ターゲツト・マイクロプロセツサがブレーク状
態から復帰した直後のバスサイクルについてブレ
ーク発生を禁止するかしないかを制御する制御手
段と を具備し、複数のブレークポイントについてブレ
ークしたアドレスに対応する、デバツグ装置側の
コマンドを組合せたプログラムを起動することが
できるようにしたことを特徴とするマイクロプロ
セツサ用プログラムデバツグ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60235877A JPS6295644A (ja) | 1985-10-22 | 1985-10-22 | マイクロプロセッサ用プログラムデバッグ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60235877A JPS6295644A (ja) | 1985-10-22 | 1985-10-22 | マイクロプロセッサ用プログラムデバッグ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6295644A JPS6295644A (ja) | 1987-05-02 |
JPH0411895B2 true JPH0411895B2 (ja) | 1992-03-02 |
Family
ID=16992564
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60235877A Granted JPS6295644A (ja) | 1985-10-22 | 1985-10-22 | マイクロプロセッサ用プログラムデバッグ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6295644A (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3590282B2 (ja) | 1997-12-30 | 2004-11-17 | 株式会社ハイニックスセミコンダクター | スーパースカラーマイクロプロセッサーの停止点インターラプト発生装置 |
JP3872196B2 (ja) * | 1998-01-09 | 2007-01-24 | 株式会社ルネサステクノロジ | マイクロコンピュータ |
US6783177B1 (en) | 1999-08-23 | 2004-08-31 | Ikeda Bussan Co. Ltd. | Seatback for automobile |
-
1985
- 1985-10-22 JP JP60235877A patent/JPS6295644A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS6295644A (ja) | 1987-05-02 |
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