JPH0411895B2 - - Google Patents

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、マイクロプロセツサ用プログラムデ
バツグ装置のブレーク機能の改善に関するもので
ある。

（従来の技術） プログラムの未作成部分の代行や、プログラム
の修正変更のためのパツチ作業を容易にするため
に、ハードウエア・ブレーク機能を使用し、ター
ゲツト・プロセツサがブレーク（停止）したら、
デバツグ装置側の代行コマンド及び修正コマンド
や変更コマンドを起動する機能（以下スタブ機能
という）をもつマイクロプロセツサ用プログラム
デバツグ装置がある。

通常このような機能に使用するハードウエアブ
レーク回路は、あらかじめ設定されたアドレスに
ターゲツトアドレスが一致した場合ターゲツトプ
ロセツサに対してハードウエア上で強制的にブレ
ーク命令（通常ソフトウエア割り込み命令）を実
行させてブレークさせている。ブレークモードで
デバツグ装置側のコマンドが実行された後は再び
ターゲツトプログラムが続行される。この場合、
続行するアドレスがブレークしたアドレスと同一
アドレスの場合は、再びブレークし、ターゲツト
プログラムの続行できなくなる。これを防ぐため
に、ターゲツトプログラムに復帰する場合、復帰
した直後の命令だけはブレークしないような制御
方式がとられている。

（発明が解決しようとする問題点） しかしながら、このような従来の方式では、タ
ーゲツトへ復帰した直後のアドレスが他のブレー
クアドレスと一致した場合はブレークされず、複
数の修正変更点やプログラム代行部分がある場合
には正常にスタブ機能が動作しないという問題が
あつた。

本発明の目的は、この様な問題点を解決するも
ので、ターゲツトプログラムの複数個のバグの一
時的な修正が容易にできるようにすると共に、複
数の未作成部分のプログラム代行が容易にできる
ようにしたマイクロプロセツサ用プログラムデバ
ツグ装置を提供することにある。

（問題点を解決するための手段） このような目的を達成するために、本発明で
は、ターゲツト・マイクロプロセツサのアドレス
がブレークポイントに達した時には所定のデータ
を出力するようにあらかじめ設定できるブレー
ク・ビツト・メモリと、 このブレーク・ビツト・メモリの出力によりタ
ーゲツト・マイクロプロセツサへブレーク命令を
注入する手段と、 前記ブレーク・ビツト・メモリの出力によりブ
レーク動作を制御するブレークタイミング回路
と、 ターゲツト・マイクロプロセツサがブレーク状
態から復帰した直後のバスサイクルについてブレ
ーク発生を禁止するかしないかを制御する制御手
段と を具備し、複数のブレークポイントについてブレ
ークしたアドレスに対応する、デバツグ装置側の
コマンドを組合せたプログラムを起動することが
できるようにしたことを特徴とする。

（実施例） 以下図面を用いて本発明を詳しく説明する。第
１図は本発明に係るマイクロプロセツサ用プログ
ラムデバツグ装置の要部構成図である。同図にお
いて、１はターゲツト・マイクロプロセツサ（以
下マイクロプロセツサをμPと略す）、２はターゲ
ツト・メモリ、３はブレーク制御メモリ、４及び
５は出力が３つの状態になり得るスリー・ステー
ト・バツフア、６はブレーク命令発生回路、７は
ブレーク・ビツト・メモリ、８はデバツグ装置側
の中央処理装置（以下中央処理装置をCPUとい
う）、９はブレークタイミング回路、１０及び１
１はアンドゲート、１２はオアゲート、１３はレ
ジスタをそれぞれ示す。

ターゲツトμP１のアドレスバスABは、ターゲ
ツトメモリ２、ブレーク制御メモリ３及びブレー
ク・ビツト・メモリ７に接続される。データバス
DBは、スリー・ステート・バツフア４を経由し
てターゲツト・メモリ２へ、またスリー・ステー
ト・バツフア５を経由してブレーク制御メモリ３
へそれぞれ接続されている。ブレーク・ビツト・
メモリ７の出力はブレークタイミング回路９及び
アンドゲート１０，１１に接続される。

ブレークタイミング回路９の出力は、インバー
タ１４及びアンドゲート１５を経由してスリー・
ステート・バツフア５へ導かれると同時に、また
アンドゲート１６を経由してスリー・ステート・
バツフア４へ、更には直接アンドゲート１１に入
力されると同時にレジスタ１３を経てアンドゲー
ト１０へもそれぞれ導かれている。

レジスタ１３に対するクロツクとしては、ター
ゲツト・メモリのデータを読出すためのターゲツ
ト・メモリ・リード信号TRDが用いられる。

アンドゲート１１の入力にはデバツグ装置
CPU８制御されるモード信号MDが入力され、ア
ンドゲート１０へはインバータ１７を介して反転
されたモード信号MDが入力される。

アンドゲート１０，１１の出力はオアゲート１
２によりオア（論理和）され、ブレーク命令発生
回路６に与えられる。ブレーク命令発生回路６の
出力はターゲツトμP１のデータバスDBに接続さ
れている。またオアゲート１２の出力はインバー
タ１８を介して反転されらた後ゲート１５及び１
６に導かれている。

ブレーク・ビツト・メモリ７、ブレークタイミ
ング回路９及びターゲツトμP１はデバツグ装置
CPU８により制御される。

このような構成における動作を次に説明する。
ブログラムの修正やプログラムの代行を行う場
合、まずブレーク・ビツト・メモリ７には、ター
ゲツトμP１のアドレスが修正するアドレスにな
つた時にこのブレーク・ビツト・メモリの出力が
“１”になるように、デバツグ装置CPU８よりあ
らかじめ、データを書込み設定しておく。

ターゲツトμP１がターゲツトプログラムを実
行している期間には、ブレークタイミング回路９
の出力が“１”となつていて、これによりスリ
ー・ステート・バツフア４がオンし、またスリ
ー・ステート・バツフア５がオフしている。

ターゲツトプログラムが進行し、あらかじめ設
定しておいた修正アドレスに達すると、ブレー
ク・ビツト・メモリ７の出力１４が“１”とな
る。

これにより、デバツグ装置CPU８により制御
されるモード信号MDが“１”の時にはアンドゲ
ート１１の出力が“１”となり、モード信号MD
が“０”の時にはアンドゲート１０の出力が
“１”となり、オアゲート１２を通じてブレーク
命令発生回路に入力される。この時ブレーク命令
発生回路６からブレーク命令がターゲツトμP１
のデータバスに注入され、ターゲツトμP１はブ
レーク命令を実行する。

一方、ブレークタイミング回路９の出力は、ブ
レーク・ビツト・メモリ７の出力が“１”になる
と、“０”に変化する。このため、スリー・ステ
ート・バツフア４はオフし、スリー・ステート・
バツフア５がオンとなる。ブレークタイミング回
路９の出力は、デバツグ装置CPU８により制御
されるまで“０”を保持するため、ターゲツト
μP１はブレーク制御メモリ３の実行を開始し、
レジスタ退避等を行つた後ターゲツトμPを停止
すると同時にデバツグ装置CPU８へブレークし
たことを知らせる。

デバツグ装置CPU８は、ターゲツトμP１がブ
レークしたことを検知すると、あらがじめ登録さ
れているプログラム修正コマンドや代行コマンド
を実行する。これらのコマンドを実行後再びター
ゲツトプログラムへ戻す時、デバツグ装置CPU
８は次の２つのモード信号MDにより選択する。

復帰アドレスがブレークしたアドレスと等し
い場合はMDを“０”とする。デバツグ装置
CPU８より制御されたブレークタイミング回
路９は、第２図ハに示すようにターゲツトμP
１がターゲツトプログラムに復帰するバスサイ
クルでブレーク・ビツト・メモリ７の出力を
“０”から“１”に変化させる。このときのア
ドレスがブレークしたアドレスと等しいため、
ブレーク・ビツト・メモリの出力は“１”とな
る。しかしMDが“０”である場合には、レジ
スタ１３の出力が１バスサイクルだけで遅れて
“１”になる（第２図のニ）ため、アンドゲー
ト１０の出力は“１”にはならず“０”のまま
である。したがつて、ブレーク命令の注入がな
されずブレークしないことになり、永久ループ
になることもない。

復帰アドレスがブレークしたアドレスと異な
る場合はMDを“１”とする。ブレークタイミ
ング回路９の出力が“０”から“１”に変化
し、ターゲツトプログラムに復帰したアドレス
が他の修正又は代行アドレスの場合はブレー
ク・ビツト・メモリ７の出力が“１”になり、
アンドゲート１１の出力は“１”となる。この
ためブレーク命令の注入が行われ、ターゲツト
μP１はブレークし、他の修正又は代行を行う
ことになる。

なお、ブレーク・ビツト・メモリ７は、メモ
リで構成されているため複数個のブレーク・ビ
ツトが設定可能である。

（発明の効果） 以上説明したように、本発明によれば、ターゲ
ツトプログラムの複数個のプログラムバグの一時
的な修正や未作成部分のプログラム代行が容易に
できるマイクロプロセツサ用デバツグ装置を実現
することができる。

【図面の簡単な説明】

第１図は本発明に係るマイクロプロセツサ用プ
ログラムデバツグ装置の要部構成図、第２図は動
作を説明するためのタイムチヤートである。 １……ターゲツトμP、２……ターゲツトメモ
リ、３……ブレーク制御メモリ、４，５……スリ
ー・ステート・バツフア、６……ブレーク命令発
生回路、７……ブレーク・ビツト・メモリ、８…
…デバツグ装置CPU、９……ブレークタイミン
グ回路、１０，１１，１５，１６……アンドゲー
ト、１４，１７，１８……インバータ、１３……
レジスタ。

Claims (1)

1. 【特許請求の範囲】 １ ターゲツト・マイクロプロセツサのアドレス
   がブレークポイントに達した時には所定のデータ
   を出力するようにあらかじめ設定できるブレー
   ク・ビツト・メモリと、 このブレーク・ビツト・メモリの出力によりタ
   ーゲツト・マイクロプロセツサへブレーク命令を
   注入する手段と、 前記ブレーク・ビツト・メモリの出力によりブ
   レーク動作を制御するブレークタイミング回路
   と、 ターゲツト・マイクロプロセツサがブレーク状
   態から復帰した直後のバスサイクルについてブレ
   ーク発生を禁止するかしないかを制御する制御手
   段と を具備し、複数のブレークポイントについてブレ
   ークしたアドレスに対応する、デバツグ装置側の
   コマンドを組合せたプログラムを起動することが
   できるようにしたことを特徴とするマイクロプロ
   セツサ用プログラムデバツグ装置。