JPS638493B2 - - Google Patents
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- JPS638493B2 JPS638493B2 JP55122514A JP12251480A JPS638493B2 JP S638493 B2 JPS638493 B2 JP S638493B2 JP 55122514 A JP55122514 A JP 55122514A JP 12251480 A JP12251480 A JP 12251480A JP S638493 B2 JPS638493 B2 JP S638493B2
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- 238000011022 operating instruction Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 239000000872 buffer Substances 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
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- G06F9/00—Arrangements for program control, e.g. control units
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- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
-
- G—PHYSICS
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-
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- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/38—Concurrent instruction execution, e.g. pipeline, look ahead
- G06F9/3836—Instruction issuing, e.g. dynamic instruction scheduling or out of order instruction execution
Description
【発明の詳細な説明】
本発明は特定の条件によつて強制された命令
（動作）を制御する電子データ処理システムの制
御ユニツトの配列体に関する。
（動作）を制御する電子データ処理システムの制
御ユニツトの配列体に関する。
電子データ処理システムの内部プログラムの流
れの場合、特定の状態において、例えば待機サイ
クルを挿入するため現在の命令の実行を遅延する
事を必要とする。
れの場合、特定の状態において、例えば待機サイ
クルを挿入するため現在の命令の実行を遅延する
事を必要とする。
他方、例えばデータ処理システムの共用記憶装
置へのチヤンネル・アクセスもしくはデータ・バ
ツフアもしくは命令バツフアの再ロード等のため
の特定のサイクルを挿入するために命令の実行を
中断する事が必要である。
置へのチヤンネル・アクセスもしくはデータ・バ
ツフアもしくは命令バツフアの再ロード等のため
の特定のサイクルを挿入するために命令の実行を
中断する事が必要である。
すべての場合、制御ユニツトにとつては、実行
を待つている命令を無視し、これに代つて他の強
制された動作を実行する事が必要となる。
を待つている命令を無視し、これに代つて他の強
制された動作を実行する事が必要となる。
周知のデータ処理システム、例えばIBMシス
テム／370、モデル１１５の制御ユニツトは第１
図に示される如く一般的に設計されている。制御
ユニツトの制御記憶装置及びデータ流制御ゲート
の如く、第１図に示されていない。実質的基礎群
に加えて制御ユニツトは命令レジスタ（IR）１、
クロツク・パルス発生器（CL）２、命令解読器
（OP−DEC）３、優先順位に従つて、中断を必
要とする待機内部もしくは外部マシン条件IC0乃
至ICnを配列し、該条件によつて強制された命令
のビツトE0乃至Emを発生する優先順位論理回路
（PRIO−LOG）４を有する。命令解読器３中に
おいて命令コードOPのビツトC0乃至Cn、可変長
命令のサイクル時間T0乃至TLを表わすクロツク
信号のみならず強制された動作のビツトE0乃至
Emが組合され、データ流を制御する制御信号
CS0乃至CSxyの形に解読される。
テム／370、モデル１１５の制御ユニツトは第１
図に示される如く一般的に設計されている。制御
ユニツトの制御記憶装置及びデータ流制御ゲート
の如く、第１図に示されていない。実質的基礎群
に加えて制御ユニツトは命令レジスタ（IR）１、
クロツク・パルス発生器（CL）２、命令解読器
（OP−DEC）３、優先順位に従つて、中断を必
要とする待機内部もしくは外部マシン条件IC0乃
至ICnを配列し、該条件によつて強制された命令
のビツトE0乃至Emを発生する優先順位論理回路
（PRIO−LOG）４を有する。命令解読器３中に
おいて命令コードOPのビツトC0乃至Cn、可変長
命令のサイクル時間T0乃至TLを表わすクロツク
信号のみならず強制された動作のビツトE0乃至
Emが組合され、データ流を制御する制御信号
CS0乃至CSxyの形に解読される。
命令解読器３の部分素子７、即ちデータ流の特
定の部分のための制御信号CS0を発生する素子が
詳細に第２図に示されている。残りの制御信号
CS1乃至CSxyを発生するために、第２図に示さ
れた素子７と類似の部分的素子が与えられる。制
御信号CS0は５入力を有するORゲート２５の出
力信号として放出され、入力の各々は線Ｌ１乃至
Ｌ５を介してANDゲート２０乃至２４の出力に
接続されている。特定のクロツク信号、より正確
には、ケーブル９（第２図にはカツコで示されて
いる）を介して転送される命令サイクル時間T0
乃至TLに対する時間制御信号が上記ANDゲート
の入力に印加されている。さらに、命令コード
OPの特定のビツトCiがANDゲート２０乃至２３
の入力に印加される。ビツトCiに代つて実行され
るべき強制された命令の１つもしくはいくつかの
ビツトEiがANDゲート２４に印加される。
定の部分のための制御信号CS0を発生する素子が
詳細に第２図に示されている。残りの制御信号
CS1乃至CSxyを発生するために、第２図に示さ
れた素子７と類似の部分的素子が与えられる。制
御信号CS0は５入力を有するORゲート２５の出
力信号として放出され、入力の各々は線Ｌ１乃至
Ｌ５を介してANDゲート２０乃至２４の出力に
接続されている。特定のクロツク信号、より正確
には、ケーブル９（第２図にはカツコで示されて
いる）を介して転送される命令サイクル時間T0
乃至TLに対する時間制御信号が上記ANDゲート
の入力に印加されている。さらに、命令コード
OPの特定のビツトCiがANDゲート２０乃至２３
の入力に印加される。ビツトCiに代つて実行され
るべき強制された命令の１つもしくはいくつかの
ビツトEiがANDゲート２４に印加される。
強制された命令の実行中、命令コードのビツト
Ciが印加されるすべてのANDゲート２０乃至２
３は禁止されて、例えば強制された命令のビツト
Eiの入力が印加されるANDゲート、例えばAND
ゲート２４によつて制御信号CSiが発生されなけ
ればならない。
Ciが印加されるすべてのANDゲート２０乃至２
３は禁止されて、例えば強制された命令のビツト
Eiの入力が印加されるANDゲート、例えばAND
ゲート２４によつて制御信号CSiが発生されなけ
ればならない。
この目的のために、ANDゲート２０乃至２３
はORゲート５及び反転器６より成る禁止回路の
出力に接続されるさらに他の入力が与えられなけ
ればならない。強制された命令のビツトE0乃至
EmがORゲート５の入力に印加されなければな
らない。もしこれ等のビツトEiのどれもが印加さ
れなければ、反転器６の出力は上記ANDゲート
に対してイネーブル信号を供給する。強制された
命令のビツトE0乃至Emの１つもしくはいくつか
がORゲート５に印加された後にのみ、上記AND
ゲートに対する禁止信号が反転器６の出力によつ
て発生される。
はORゲート５及び反転器６より成る禁止回路の
出力に接続されるさらに他の入力が与えられなけ
ればならない。強制された命令のビツトE0乃至
EmがORゲート５の入力に印加されなければな
らない。もしこれ等のビツトEiのどれもが印加さ
れなければ、反転器６の出力は上記ANDゲート
に対してイネーブル信号を供給する。強制された
命令のビツトE0乃至Emの１つもしくはいくつか
がORゲート５に印加された後にのみ、上記AND
ゲートに対する禁止信号が反転器６の出力によつ
て発生される。
命令解読器３の種々のxy＋１個の部分素子７
の命令サイクル時間Tiと命令コードOPのビツト
Ciを組合せるすべてのこれ等のANDゲートは、
第１図及び第２図から明らかな如く、禁止回路
５，６からの追加の禁止入力及び追加の配線を必
要とする。さらに、反転器６の出力負荷はきわめ
て高い。なんとなれば制御信号CSxyを発生する
ために必要なANDゲートの数が極めて多いから
である。従つて必要とされる場合はいくつかのこ
の様な禁止回路が与えられなければならない。
の命令サイクル時間Tiと命令コードOPのビツト
Ciを組合せるすべてのこれ等のANDゲートは、
第１図及び第２図から明らかな如く、禁止回路
５，６からの追加の禁止入力及び追加の配線を必
要とする。さらに、反転器６の出力負荷はきわめ
て高い。なんとなれば制御信号CSxyを発生する
ために必要なANDゲートの数が極めて多いから
である。従つて必要とされる場合はいくつかのこ
の様な禁止回路が与えられなければならない。
従つてこの様な回路構造は製造費、必要な素子
数及びその誤りの頻度の点から好ましくない。
数及びその誤りの頻度の点から好ましくない。
従つて、本発明の目的は電子データ処理システ
ムの制御ユニツトのための、より素子数及び配線
数が少ない、従つて誤り率の低い強制命令を制御
するための配列体を与える事にある。
ムの制御ユニツトのための、より素子数及び配線
数が少ない、従つて誤り率の低い強制命令を制御
するための配列体を与える事にある。
本発明は特定の条件によつて強制される命令の
実行に関する限りより簡単に設計されるという利
点を与える。本発明の制御ユニツトはより少ない
回路及びより複雑でない配線を必要とし、従つて
誤りを受けにくくする。
実行に関する限りより簡単に設計されるという利
点を与える。本発明の制御ユニツトはより少ない
回路及びより複雑でない配線を必要とし、従つて
誤りを受けにくくする。
第３図及び第４図に関連して以下詳細に説明さ
れる本発明の１実施例は強制された命令を実行す
るための新らしい制御装置を含む。
れる本発明の１実施例は強制された命令を実行す
るための新らしい制御装置を含む。
ほとんどすべての電子データ処理システムの命
令の組は最も簡単な形では０のみより成る、即ち
そのビツトC0乃至Cnの状態が２進０に対応する
特殊命令コードOPである非操作（ノー・オペレ
ーシヨン）命令（NOP）を含む。この非操作命
令は命令解読器３ａ中で解読される時、制御信号
を発生しないか、２進０に対応する制御信号CS0
乃至CSxyのみを発生せしめる如く動作する。
令の組は最も簡単な形では０のみより成る、即ち
そのビツトC0乃至Cnの状態が２進０に対応する
特殊命令コードOPである非操作（ノー・オペレ
ーシヨン）命令（NOP）を含む。この非操作命
令は命令解読器３ａ中で解読される時、制御信号
を発生しないか、２進０に対応する制御信号CS0
乃至CSxyのみを発生せしめる如く動作する。
もし強制命令を必要とする条件の発生に基づき
命令コードのビツトが非操作命令の命令コードに
切換えられ得るならば制御ビツトは強制命令のビ
ツトE0乃至Emを解読するだけで発生され得る。
この様な場合、命令解読器３ａは強制命令のビツ
トEiを解読するために専ら使用される。なんとな
ればNOP命令の操作コードのビツトCi（すべて
０）は制御信号CS0乃至CSxyの発生に寄与しな
いからである。
命令コードのビツトが非操作命令の命令コードに
切換えられ得るならば制御ビツトは強制命令のビ
ツトE0乃至Emを解読するだけで発生され得る。
この様な場合、命令解読器３ａは強制命令のビツ
トEiを解読するために専ら使用される。なんとな
ればNOP命令の操作コードのビツトCi（すべて
０）は制御信号CS0乃至CSxyの発生に寄与しな
いからである。
命令レジスタ（IR）１中の命令の任意の命令
コードOPに応答して非操作命令NOPの命令コー
ドのコード組合せを強制的にセツトする回路配列
体は第３図に示された如く、上述の禁止スイツチ
５，６及び各２入力のｎ個のANDゲート３０の
組より成り、ANDゲート３０の１入力は反転器
６の出力に接続されている。他の入力は命令レジ
スタ１中の命令コード・フイールドの特定ビツト
位置に接続されている。禁止スイツチ５，６の出
力信号によつて、ANDゲート３０はもし強制命
令の個々のビツトE0乃至Emが存在すれば禁止さ
れ得る。上記ANDゲート３０は２進０に対応す
る出力信号をその出力に発生し得る。後に命令解
読器３ａによつて供給される制御信号CSiは専ら
命令のサイクル時間を表わす信号Tiと強制命令
の特定ビツトEiの組合せ関数である。
コードOPに応答して非操作命令NOPの命令コー
ドのコード組合せを強制的にセツトする回路配列
体は第３図に示された如く、上述の禁止スイツチ
５，６及び各２入力のｎ個のANDゲート３０の
組より成り、ANDゲート３０の１入力は反転器
６の出力に接続されている。他の入力は命令レジ
スタ１中の命令コード・フイールドの特定ビツト
位置に接続されている。禁止スイツチ５，６の出
力信号によつて、ANDゲート３０はもし強制命
令の個々のビツトE0乃至Emが存在すれば禁止さ
れ得る。上記ANDゲート３０は２進０に対応す
る出力信号をその出力に発生し得る。後に命令解
読器３ａによつて供給される制御信号CSiは専ら
命令のサイクル時間を表わす信号Tiと強制命令
の特定ビツトEiの組合せ関数である。
第３図の回路配列体５，６，３０は同様に禁止
スイツチ５，６の制御の下に、命令レジスタ１の
命令コードのフイールド（OP）を０にセツトす
る回路、又は別個の命令レジスタを設けて、特定
の条件によつてトリガされて強制命令を実行させ
るためにすべて０にセツトせしめる他の回路、と
置換してもよい。この様な場合、命令解読器３ａ
は同様に非操作命令（NOP）を認識し、強制命
令から生ずるビツトEiに応答して制御信号を発生
する。この様な回路配列体の使用は第３図の
ANDゲート３０を不要にする。
スイツチ５，６の制御の下に、命令レジスタ１の
命令コードのフイールド（OP）を０にセツトす
る回路、又は別個の命令レジスタを設けて、特定
の条件によつてトリガされて強制命令を実行させ
るためにすべて０にセツトせしめる他の回路、と
置換してもよい。この様な場合、命令解読器３ａ
は同様に非操作命令（NOP）を認識し、強制命
令から生ずるビツトEiに応答して制御信号を発生
する。この様な回路配列体の使用は第３図の
ANDゲート３０を不要にする。
新らしい制御装置の命令解読器３ａの上述の簡
単化は主に命令解読器３ａの部分素子７ａを示し
た第４図に示されている。この部分素子７ａと周
知の命令解読器３の部分素子７とを比較するに、
ANDゲート４０乃至４３は第２図の対応する
ANDゲート２０乃至２３によつて必要とされる
入力に対して入力数が減少しているので設計が簡
単である。素子７及び７ａに対するANDゲート
２４の構造のみが同一である。
単化は主に命令解読器３ａの部分素子７ａを示し
た第４図に示されている。この部分素子７ａと周
知の命令解読器３の部分素子７とを比較するに、
ANDゲート４０乃至４３は第２図の対応する
ANDゲート２０乃至２３によつて必要とされる
入力に対して入力数が減少しているので設計が簡
単である。素子７及び７ａに対するANDゲート
２４の構造のみが同一である。
ANDゲート２０乃至２３に対するANDゲート
４０乃至４３中の節約はこれ等のゲート回路の構
造の簡単化のみならず解読器３と異なつて、命令
解読器３ａは高い出力負荷のためにいくつかの禁
止スイツチ５，６にもはや接続される必要がな
く、複数個のANDゲートに接続を与える必要が
ないので総配線数が大幅に減少する。
４０乃至４３中の節約はこれ等のゲート回路の構
造の簡単化のみならず解読器３と異なつて、命令
解読器３ａは高い出力負荷のためにいくつかの禁
止スイツチ５，６にもはや接続される必要がな
く、複数個のANDゲートに接続を与える必要が
ないので総配線数が大幅に減少する。
第１図は従来の強制された命令を実行するため
の周知の制御装置の概略的表示である。第２図は
第１図の制御装置の命令解読器の部分素子の詳細
を示した図である。第３図は本発明に従う強制さ
れた命令を実行するための制御装置の概略的表示
である。１……命令レジスタ、２……クロツク・
パルス発生器、３ａ……命令解読器、４……優先
順位論理回路、７ａ……制御信号CS0を発生する
ための解読器中の部分素子。第４図は第３図中の
部分素子の詳細を示した図である。
の周知の制御装置の概略的表示である。第２図は
第１図の制御装置の命令解読器の部分素子の詳細
を示した図である。第３図は本発明に従う強制さ
れた命令を実行するための制御装置の概略的表示
である。１……命令レジスタ、２……クロツク・
パルス発生器、３ａ……命令解読器、４……優先
順位論理回路、７ａ……制御信号CS0を発生する
ための解読器中の部分素子。第４図は第３図中の
部分素子の詳細を示した図である。
Claims (1)
- 【特許請求の範囲】 １ 命令レジスタ（例えば１）と、クロツクパル
ス発生器（例えば２）と、命令解読器（例えば
３）と、上記命令レジスタ以外から与えられる条
件（例えばIC0〜ICn）に従つて強制命令を発生す
る優先論理回路（例えば４）とを有するデータ処
理システムに於て、 上記命令レジスタ以外から強制命令が発生した
場合、命令レジスタから与えられた現在の命令を
非操作命令に置換した上で上記命令解読器へ供給
するための手段（例えば３０，３１）と、上記強
制命令を上記置換された非操作命令と論理的に結
合することなく解読するように上記命令解読器へ
供給するための手段（例えば１０）とを設けたこ
とを特徴とする、命令レジスタ以外から与えられ
る条件に従つて発生された強制命令の実行のため
の制御装置。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| DE2937777A DE2937777C2 (de) | 1979-09-19 | 1979-09-19 | Steuereinrichtung in einer elektronischen Datenverarbeitungsanlage zur Programmunterbrechung und für die Durchführung erzwungener Operationen |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5647844A JPS5647844A (en) | 1981-04-30 |
| JPS638493B2 true JPS638493B2 (ja) | 1988-02-23 |
Family
ID=6081213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12251480A Granted JPS5647844A (en) | 1979-09-19 | 1980-09-05 | Controller for executing forced instruction |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4398247A (ja) |
| EP (1) | EP0025855B1 (ja) |
| JP (1) | JPS5647844A (ja) |
| BR (1) | BR8005974A (ja) |
| DE (2) | DE2937777C2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4441153A (en) * | 1981-04-03 | 1984-04-03 | International Business Machines Corp. | Instruction register content modification using plural input gates and a data flow register |
| US4646269A (en) * | 1984-09-18 | 1987-02-24 | Monolithic Memories, Inc. | Multiple programmable initialize words in a programmable read only memory |
| EP0476722B1 (en) * | 1985-04-08 | 1997-02-26 | Hitachi, Ltd. | Data processing system |
| JPS61269734A (ja) * | 1985-05-23 | 1986-11-29 | Hitachi Ltd | マイクロプログラム制御方式 |
| US5226127A (en) * | 1989-04-07 | 1993-07-06 | Intel Corporation | Method and apparatus providing for conditional execution speed-up in a computer system through substitution of a null instruction for a synchronization instruction under predetermined conditions |
| DE69127992T2 (de) * | 1990-04-20 | 1998-06-04 | Hitachi Ltd | Mikroprozessor zur Buszykluseinfügung zwecks Informationslieferung für eine Emulation |
| JPH0474229A (ja) * | 1990-07-17 | 1992-03-09 | Toshiba Corp | 情報処理装置 |
| US5619408A (en) * | 1995-02-10 | 1997-04-08 | International Business Machines Corporation | Method and system for recoding noneffective instructions within a data processing system |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL254346A (ja) * | 1959-07-30 | |||
| US3422404A (en) * | 1966-02-23 | 1969-01-14 | David E Ferguson | Apparatus and method for decoding operation codes in digital computers |
| US3718912A (en) * | 1970-12-22 | 1973-02-27 | Ibm | Instruction execution unit |
| US3889242A (en) * | 1971-10-04 | 1975-06-10 | Burroughs Corp | Modifiable computer function decoder |
| FR2226079A5 (ja) * | 1973-04-13 | 1974-11-08 | Honeywell Bull Soc Ind | |
| US3938104A (en) * | 1974-01-07 | 1976-02-10 | Texas Instruments Incorporated | System for modifying a logic controller instruction set |
| JPS5245232A (en) * | 1975-10-08 | 1977-04-09 | Hitachi Ltd | Micro program modification circuit |
| US4063081A (en) * | 1976-06-08 | 1977-12-13 | Honeywell | Computer apparatus |
| US4064554A (en) * | 1976-08-16 | 1977-12-20 | Texas Instruments Incorporated | Microcomputer with code conversion |
| US4153319A (en) * | 1977-12-12 | 1979-05-08 | General Motors Corporation | Locking shield for electrical terminal |
| US4291371A (en) * | 1979-01-02 | 1981-09-22 | Honeywell Information Systems Inc. | I/O Request interrupt mechanism |
| US4306289A (en) * | 1980-02-04 | 1981-12-15 | Western Electric Company, Inc. | Digital computer having code conversion apparatus for an encrypted program |
-
1979
- 1979-09-19 DE DE2937777A patent/DE2937777C2/de not_active Expired
-
1980
- 1980-08-12 EP EP80104761A patent/EP0025855B1/de not_active Expired
- 1980-08-12 DE DE8080104761T patent/DE3072139D1/de not_active Expired
- 1980-09-05 JP JP12251480A patent/JPS5647844A/ja active Granted
- 1980-09-12 US US06/186,876 patent/US4398247A/en not_active Expired - Lifetime
- 1980-09-18 BR BR8005974A patent/BR8005974A/pt unknown
Also Published As
| Publication number | Publication date |
|---|---|
| DE3072139D1 (en) | 1989-02-02 |
| EP0025855B1 (de) | 1988-12-28 |
| BR8005974A (pt) | 1981-03-31 |
| EP0025855A2 (de) | 1981-04-01 |
| DE2937777C2 (de) | 1982-04-08 |
| JPS5647844A (en) | 1981-04-30 |
| EP0025855A3 (en) | 1981-09-16 |
| US4398247A (en) | 1983-08-09 |
| DE2937777A1 (de) | 1981-03-26 |
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