JPH01189749A - 割込み制御方法 - Google Patents
割込み制御方法Info
- Publication number
- JPH01189749A JPH01189749A JP1387188A JP1387188A JPH01189749A JP H01189749 A JPH01189749 A JP H01189749A JP 1387188 A JP1387188 A JP 1387188A JP 1387188 A JP1387188 A JP 1387188A JP H01189749 A JPH01189749 A JP H01189749A
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- data
- address
- bus
- cpu
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- Pending
Links
- 238000000034 method Methods 0.000 title claims description 8
- 239000000872 buffer Substances 0.000 abstract description 10
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
２ ・・−
産業上の利用分野
本発明は、複数のマイクロコンピュータから構成される
マイクロコンピュータ応用装置の割込み制御方法に関す
る。
マイクロコンピュータ応用装置の割込み制御方法に関す
る。
従来の技術
第２図は、従来の割込み制御方法の動作を説明する図で
ある。
ある。
第２図において２１．３３．３４．３６はマイクロコン
ピュータ（以下ｃｐｕと略す）、２２はローカルデータ
バス、２３はローカルアドレスバス、２４はデコーダ、
２５はＡＮＤ回路、２６は割込み発生レジスタ、２７．
３６．３８．４ｏはデータバスバッファ、２８．３７．
３９．４１はアドレスバスバッファ、２９は割込み発生
信号、４２はデコーダ出力信号、４３はＩ／Ｏ制御信号
である。
ピュータ（以下ｃｐｕと略す）、２２はローカルデータ
バス、２３はローカルアドレスバス、２４はデコーダ、
２５はＡＮＤ回路、２６は割込み発生レジスタ、２７．
３６．３８．４ｏはデータバスバッファ、２８．３７．
３９．４１はアドレスバスバッファ、２９は割込み発生
信号、４２はデコーダ出力信号、４３はＩ／Ｏ制御信号
である。
次に上記従来例の動作について説明する。
ｃｐｕ２１から割込み発生レジスタ２６にデータセット
するために割込み発生レジスタ２６のＩ／Ｏアドレスに
対して、Ｉ／Ｏ命令を発行すると、ローカルアドレスバ
ス２３上のデータがデコーダ２４３へ一／ でデコードされ、デコーダ出力信号４２がアクティブに
なる。このデコーダ出力信号４２とＩ／Ｏ制御信号４３
のＡＮＤ条件によりＩ／Ｏ命令発行時のローカルデータ
バス２２上のデータが割込み発生レジスタ２６にセット
され、割込み発生レジスタ２６の出力である割込み発生
信号２９によりｃｐｕ３３〜３６に割込みを発生させる
ことができる。
するために割込み発生レジスタ２６のＩ／Ｏアドレスに
対して、Ｉ／Ｏ命令を発行すると、ローカルアドレスバ
ス２３上のデータがデコーダ２４３へ一／ でデコードされ、デコーダ出力信号４２がアクティブに
なる。このデコーダ出力信号４２とＩ／Ｏ制御信号４３
のＡＮＤ条件によりＩ／Ｏ命令発行時のローカルデータ
バス２２上のデータが割込み発生レジスタ２６にセット
され、割込み発生レジスタ２６の出力である割込み発生
信号２９によりｃｐｕ３３〜３６に割込みを発生させる
ことができる。
発明が解決しようとする課題
しかしながら、上記従来の割込制御方法では、割込みを
受けるｃｐｕ毎に専用の割込み信号が必要となり、ｃｐ
ｕＯ数が増加すると割込み発生信号の数が増加して、回
路規模が増大するという問題があった。
受けるｃｐｕ毎に専用の割込み信号が必要となり、ｃｐ
ｕＯ数が増加すると割込み発生信号の数が増加して、回
路規模が増大するという問題があった。
本発明はこの様な従来の問題を解決するものであり、割
込み発生信号の数を増加させず、回路規模の小さい割込
み制御方法を提供できる。
込み発生信号の数を増加させず、回路規模の小さい割込
み制御方法を提供できる。
課題を解決するための手段
本発明は上記目的を達成するために、ｃｐｕのＩ／Ｏ命
令のアドレス値をデコードするデコード部と、デコード
部の結果によりＩ／Ｏ命令時のデータを保持するＩ／Ｄ
レジスタ部と、Ｉ／Ｄレジスタ部の出力と共通アドレス
バス上のアドレスデータを割込み発生信号タイミングで
比較するコンパレート部を設け、コンパレート部でデー
タが一致した場合にｃｐｕに対する割込み信号を発生す
る様にしたものである。
令のアドレス値をデコードするデコード部と、デコード
部の結果によりＩ／Ｏ命令時のデータを保持するＩ／Ｄ
レジスタ部と、Ｉ／Ｄレジスタ部の出力と共通アドレス
バス上のアドレスデータを割込み発生信号タイミングで
比較するコンパレート部を設け、コンパレート部でデー
タが一致した場合にｃｐｕに対する割込み信号を発生す
る様にしたものである。
作用
したがって本発明によれば、共通アドレスバスに出力す
るＩ／Ｏアドレス値として、あらかじめＩＤレジスタに
設定されている値を出力することで、所定のｃｐｕに対
して割込みを発生させることができる。
るＩ／Ｏアドレス値として、あらかじめＩＤレジスタに
設定されている値を出力することで、所定のｃｐｕに対
して割込みを発生させることができる。
実施例
第１図は本発明の一実施例の構成を示すものである。第
１図において、１．１３はＣｐｕ１２．１２はローカル
データバス、３．１１はローカルアドレスバス、４．１
６はデコーダ、５．８はアドレスバスバッファ、６．７
ｉｊ：データパスバッファ、９は共通割込み信号、／Ｏ
はローカル割込み信号、１４はＩＤレジスタ、１６はコ
ンパレータ、１７はｌ／Ｏ５１＼−２ 制御信号、１８はデコーダ出力信号、１９は共通アドレ
スバス、２０は共通データバスである。
１図において、１．１３はＣｐｕ１２．１２はローカル
データバス、３．１１はローカルアドレスバス、４．１
６はデコーダ、５．８はアドレスバスバッファ、６．７
ｉｊ：データパスバッファ、９は共通割込み信号、／Ｏ
はローカル割込み信号、１４はＩＤレジスタ、１６はコ
ンパレータ、１７はｌ／Ｏ５１＼−２ 制御信号、１８はデコーダ出力信号、１９は共通アドレ
スバス、２０は共通データバスである。
次に上記実施例においてｃｐｕ １がｃｐｕｌ３に対し
割込みを発生する場合の動作について説明する。
割込みを発生する場合の動作について説明する。
パワーオンリセット後、まずｃｐｕｌ３はＩＤレジスタ
１４に所定のＩＤ番号をセットするために、ＩＤレジス
タ１４のＩ／ＯアドレスにＩ／Ｏ命令を発行する。この
時の動作は次の様に行なわれる。デコーダ１６でローカ
ルアドレスバス１１上のデータがデコードされ、デコー
ダ出力信号１８がアクティブになる。このデコーダ出力
信号１８とＩ／Ｏ制御信号１７のＡ、ＮＤ条件により、
Ｉ／Ｏ命令発行時のローカルデータバス上のデータがＩ
Ｄレジスタ１４にセットされる。
１４に所定のＩＤ番号をセットするために、ＩＤレジス
タ１４のＩ／ＯアドレスにＩ／Ｏ命令を発行する。この
時の動作は次の様に行なわれる。デコーダ１６でローカ
ルアドレスバス１１上のデータがデコードされ、デコー
ダ出力信号１８がアクティブになる。このデコーダ出力
信号１８とＩ／Ｏ制御信号１７のＡ、ＮＤ条件により、
Ｉ／Ｏ命令発行時のローカルデータバス上のデータがＩ
Ｄレジスタ１４にセットされる。
一方、ｃｐｕ １がｃｐｕｌ３に対して割込みを発生さ
せる場合は、次の様に動作する。
せる場合は、次の様に動作する。
ＣｐｌＪ １は、ＩＤレジスタ１４にセットされたと同
じ値となるＩ／Ｏアドレスに対してＩ／Ｏ命令を発行す
ると、ローカルアドレスバス３上のＩ／Ｏアドレステー
タは、アドレスバスバッファ６を通り共通アドレスバス
１９に出力される。さらにローカルアドレスバス３上の
データはデコーダ４でデコードされ、共通割込み信号９
がアクティブになる。
じ値となるＩ／Ｏアドレスに対してＩ／Ｏ命令を発行す
ると、ローカルアドレスバス３上のＩ／Ｏアドレステー
タは、アドレスバスバッファ６を通り共通アドレスバス
１９に出力される。さらにローカルアドレスバス３上の
データはデコーダ４でデコードされ、共通割込み信号９
がアクティブになる。
コンパレータ１５に入力される共通アドレスバス１９上
のデータと、ＩＤレジスタ１４にセットされたデータは
、共通割込み信号９がアクティブになるタイミングで比
較され、一致した場合にローカル割込み信号１ｏがアク
ティブになり、ｃｐｕｌ３に対して割込みを発生させる
ことができる。
のデータと、ＩＤレジスタ１４にセットされたデータは
、共通割込み信号９がアクティブになるタイミングで比
較され、一致した場合にローカル割込み信号１ｏがアク
ティブになり、ｃｐｕｌ３に対して割込みを発生させる
ことができる。
なお、ｃｐｕ １がｃｐｕ１３以外の他の図示してない
ｃｐｕに対し割込みを発生させることも、上記ｃｐｕ
１３の場合と同様に行なうことができる。
ｃｐｕに対し割込みを発生させることも、上記ｃｐｕ
１３の場合と同様に行なうことができる。
発明の効果
本発明は、上記実施例から明らかな様に、ｃｐｕｌがＩ
Ｄレジスタ１４に保持されたＩＤ番号の値と一致するＩ
／Ｏ命令アドレス値を共通アドレスバス１９上に出力す
ると、そのアドレス値とＩＤレジスタのＩＤ番号の値が
コンパレータ１６で比較されｃｐｕ １３に対して割込
みを発生させる様にし７ ・＼− でいるために専用の割込み信号線を増加させずに複数ｃ
ｐｕの割込み制御を行なうことができる。
Ｄレジスタ１４に保持されたＩＤ番号の値と一致するＩ
／Ｏ命令アドレス値を共通アドレスバス１９上に出力す
ると、そのアドレス値とＩＤレジスタのＩＤ番号の値が
コンパレータ１６で比較されｃｐｕ １３に対して割込
みを発生させる様にし７ ・＼− でいるために専用の割込み信号線を増加させずに複数ｃ
ｐｕの割込み制御を行なうことができる。
第１図は本発明の一実施例における割込み制御方法を説
明する概略ブロック図、第２図は従来の割込み制御方法
を説明する概略ブロック図である。 １．１３・・ｃｐｕ１２．１２・・・ローカルデータバ
ス、３．１１・・ローカルアドレスバス、４．１６・・
・デコーダ、５．８・・・アドレスバスバッファ、６．
７・・・データバスバッファ、９・・共通割込み信号、
／Ｏ・・ローカル割込み信号、１４・・・ＩＤレジスタ
、１５・・・コンパレータ、１７・・・Ｉ／Ｏ制御信号
、１８・・・デコーダ出力信号、１９・・・共通アドレ
スバス、２ｏ・共通データバス、２り°゛＾、ＮＤＤ路
・、２１、３３．３４、３５・・・ｃｐｕ 。 ２２・・ローカルデータバス、２３・・・ローカルアド
レスバス、２４・デコーダ、２５・・・ＡＮＤ回路、２
６・・・割込み発生レジスタ、２７．３６．３８．４０
・・・データバスバッファ、２８．３７．３９．４１・
・・アドレスバスバッファ、２９・・割込み発生信号、
３ｏ・・・共通データバス、３１・・共通アドレスバス
、４２・・・デコーダ出力信号、４３・・・Ｉ／Ｏ制御
信号。
明する概略ブロック図、第２図は従来の割込み制御方法
を説明する概略ブロック図である。 １．１３・・ｃｐｕ１２．１２・・・ローカルデータバ
ス、３．１１・・ローカルアドレスバス、４．１６・・
・デコーダ、５．８・・・アドレスバスバッファ、６．
７・・・データバスバッファ、９・・共通割込み信号、
／Ｏ・・ローカル割込み信号、１４・・・ＩＤレジスタ
、１５・・・コンパレータ、１７・・・Ｉ／Ｏ制御信号
、１８・・・デコーダ出力信号、１９・・・共通アドレ
スバス、２ｏ・共通データバス、２り°゛＾、ＮＤＤ路
・、２１、３３．３４、３５・・・ｃｐｕ 。 ２２・・ローカルデータバス、２３・・・ローカルアド
レスバス、２４・デコーダ、２５・・・ＡＮＤ回路、２
６・・・割込み発生レジスタ、２７．３６．３８．４０
・・・データバスバッファ、２８．３７．３９．４１・
・・アドレスバスバッファ、２９・・割込み発生信号、
３ｏ・・・共通データバス、３１・・共通アドレスバス
、４２・・・デコーダ出力信号、４３・・・Ｉ／Ｏ制御
信号。
Claims (1)
- 共通データバスおよび共通アドレスバスで結合された複
数のマイクロコンピュータと、各マイクロコンピュータ
のアドレスバスに接続され、Ｉ／Ｏ命令のアドレス値を
デコードするデコード部と、各マイクロコンピュータの
データバスに接続され、上記デコード部の出力結果によ
り各マイクロコンピュータ固有のアドレスデータを上記
データバスを介して読込み記憶するＩＤレジスタ部と、
上記ＩＤレジスタ部のアドレスデータと上記共通アドレ
スバスに接続された割込みを発生するマイクロコンピュ
ータから送られたアドレスデータとを比較するコンパレ
ート部とを備え、上記両データが一致したときコンパレ
ート部から各マイクロコンピュータに対する割込み信号
を発生する割込み制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1387188A JPH01189749A (ja) | 1988-01-25 | 1988-01-25 | 割込み制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1387188A JPH01189749A (ja) | 1988-01-25 | 1988-01-25 | 割込み制御方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01189749A true JPH01189749A (ja) | 1989-07-28 |
Family
ID=11845298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1387188A Pending JPH01189749A (ja) | 1988-01-25 | 1988-01-25 | 割込み制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01189749A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001209608A (ja) * | 2000-01-24 | 2001-08-03 | Sony Corp | 信号処理システム、信号処理回路および復調装置 |
-
1988
- 1988-01-25 JP JP1387188A patent/JPH01189749A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001209608A (ja) * | 2000-01-24 | 2001-08-03 | Sony Corp | 信号処理システム、信号処理回路および復調装置 |
| JP4534288B2 (ja) * | 2000-01-24 | 2010-09-01 | ソニー株式会社 | 信号処理システム、信号処理回路および復調装置 |
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