JPS62151964A - 割り込み制御回路 - Google Patents
割り込み制御回路Info
- Publication number
- JPS62151964A JPS62151964A JP29433685A JP29433685A JPS62151964A JP S62151964 A JPS62151964 A JP S62151964A JP 29433685 A JP29433685 A JP 29433685A JP 29433685 A JP29433685 A JP 29433685A JP S62151964 A JPS62151964 A JP S62151964A
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- JP
- Japan
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- interrupt
- signal
- inta
- processor
- output
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は汎用マイクロプロセッサと割り込みコントロー
ラを有するデータ処理装置における割り込み制御回路に
関する。
ラを有するデータ処理装置における割り込み制御回路に
関する。
通常、この種の割り込み制御回路は、プロセッサとして
日本電気製ＩＬＰ０７８０または米ザイログ社製２８０
等の８ビツトマイクロプロセツサ（以下、プロセッサと
示す）と日本電気部ｐＰＤ８２５１＋等の割り込みコン
トローラ（以下、ＩＣＵと示す）を使用している。従来
の割り込み制御回路は、プロセッサの割り込みモードは
０．ＩＣＵはＣＡＬＬモードで使用しており、この場合
ＩＣＵは割り込み確認信号を３回付加されなければなら
ない。１回目の割り込み確認信号によってＩＣＵはデー
タバス上にＣＡＬＬ命令コード（ｏｃｎ）Ｈを出力する
。プロセッサは、このＣＡＬＬ命令を引き取り、次にメ
モリーリクエスト信号とリード信号を出力する。この２
つの信号が組み合わされたメモリー読み取り信号が出力
されるタイミングに合わせてＩＣＵに２回目の割り込み
確認信号を付加すると、［１からデータバス上に割り込
みルーチンの下位アドレス８ビツトが出力されプロセッ
サに引き取られる。プロセッサは再度メモリー読み取り
信号を出力し、前記と同様のタイミングにより ＩＣＵ
に３回目の割り込み確認信号を付加すると、 ＩＣＵか
らデータバス上に割り込みルーチンの上位アドレス８ビ
ツトが出力されプロセッサに引き取られる。プロセッサ
はＩＣＵから引き取った前記ＧＡＬＬ命令コードおよび
割り込みルーチンの下位、上位アドレスにより割り込み
ルーチンを呼び出し処理を開始する。以上のように／Ｏ
１１に付加される割り込み確認信号は３回必要であるが
、プロセッサは１回の割り込み確認信号しか出力しない
。そのため、残る２回の割り込み確認信号を従来は回路
構成により発生させていた。
日本電気製ＩＬＰ０７８０または米ザイログ社製２８０
等の８ビツトマイクロプロセツサ（以下、プロセッサと
示す）と日本電気部ｐＰＤ８２５１＋等の割り込みコン
トローラ（以下、ＩＣＵと示す）を使用している。従来
の割り込み制御回路は、プロセッサの割り込みモードは
０．ＩＣＵはＣＡＬＬモードで使用しており、この場合
ＩＣＵは割り込み確認信号を３回付加されなければなら
ない。１回目の割り込み確認信号によってＩＣＵはデー
タバス上にＣＡＬＬ命令コード（ｏｃｎ）Ｈを出力する
。プロセッサは、このＣＡＬＬ命令を引き取り、次にメ
モリーリクエスト信号とリード信号を出力する。この２
つの信号が組み合わされたメモリー読み取り信号が出力
されるタイミングに合わせてＩＣＵに２回目の割り込み
確認信号を付加すると、［１からデータバス上に割り込
みルーチンの下位アドレス８ビツトが出力されプロセッ
サに引き取られる。プロセッサは再度メモリー読み取り
信号を出力し、前記と同様のタイミングにより ＩＣＵ
に３回目の割り込み確認信号を付加すると、 ＩＣＵか
らデータバス上に割り込みルーチンの上位アドレス８ビ
ツトが出力されプロセッサに引き取られる。プロセッサ
はＩＣＵから引き取った前記ＧＡＬＬ命令コードおよび
割り込みルーチンの下位、上位アドレスにより割り込み
ルーチンを呼び出し処理を開始する。以上のように／Ｏ
１１に付加される割り込み確認信号は３回必要であるが
、プロセッサは１回の割り込み確認信号しか出力しない
。そのため、残る２回の割り込み確認信号を従来は回路
構成により発生させていた。
第３図は従来の回路構成の一例を示す図、第４図はその
タイムチャートである。
タイムチャートである。
ＩＣＵ２ （ｇＰＤ８２５１１）から出力された割り込
み要求信号を受信したプロセッサｌ （ｐＰＤ？８０）
は時刻ｔ１に割り込み確認信号Ａ（以下、ＩＮＴＡ−Ａ
と示す）を出力する。ＩＮＴＡ−Ａは割り込み確認信号
組み合わせゲート４（以下、ＩＮＴＧ４と示す）を通り
、 ＩＣＵ２のＩＮＴＡ端子に付加される。ＩＮＴＡ−
Ａを付加されたＩＧＵ ２はデータバス」二にＣＡＬＬ
命令コード（ＯＤＤ）、＆出力する。プロセッサｌはＣ
ＡＬＬ命令コードを引きとるとＭＥＭＲＱ信号とＲＯ倍
信号出力し、 ＡＮＤ条件によってメモリ読み取り信号
を出力する。ＩＮＴＡ−ＡはＩＣＵ２に付加されると同
時にフリップフロップ部３に旧知される。フリップフロ
ップ部３は２個のフリップフロップ３０１．３０２およ
び割り込み確認信号Ｂ用ゲー１−３０３（以下、ｌＮＴ
ＢＧ３０３と示す）とにより構成され、時刻ｔ２にｌＮ
ＴＢＧ３０３に割り込み確認信号Ｂ用ゲート信号が付加
される。ｌＮＴＢＧ３０３に割り込み確認信号Ｂ用ゲー
ト信号が付加されている間に前記メモリの読み取り信号
はｌＮＴＢＧ３０３を通り、時刻ｔ３に割り込み確認信
号Ｂ（以下、ＩＮＴＡ−Ｂと示す）としてＩＮＴＧ４を
通り２回目の割り込み確認信号として ＩＣＵ２のＩＮ
ＴＡ端子に付加される。
み要求信号を受信したプロセッサｌ （ｐＰＤ？８０）
は時刻ｔ１に割り込み確認信号Ａ（以下、ＩＮＴＡ−Ａ
と示す）を出力する。ＩＮＴＡ−Ａは割り込み確認信号
組み合わせゲート４（以下、ＩＮＴＧ４と示す）を通り
、 ＩＣＵ２のＩＮＴＡ端子に付加される。ＩＮＴＡ−
Ａを付加されたＩＧＵ ２はデータバス」二にＣＡＬＬ
命令コード（ＯＤＤ）、＆出力する。プロセッサｌはＣ
ＡＬＬ命令コードを引きとるとＭＥＭＲＱ信号とＲＯ倍
信号出力し、 ＡＮＤ条件によってメモリ読み取り信号
を出力する。ＩＮＴＡ−ＡはＩＣＵ２に付加されると同
時にフリップフロップ部３に旧知される。フリップフロ
ップ部３は２個のフリップフロップ３０１．３０２およ
び割り込み確認信号Ｂ用ゲー１−３０３（以下、ｌＮＴ
ＢＧ３０３と示す）とにより構成され、時刻ｔ２にｌＮ
ＴＢＧ３０３に割り込み確認信号Ｂ用ゲート信号が付加
される。ｌＮＴＢＧ３０３に割り込み確認信号Ｂ用ゲー
ト信号が付加されている間に前記メモリの読み取り信号
はｌＮＴＢＧ３０３を通り、時刻ｔ３に割り込み確認信
号Ｂ（以下、ＩＮＴＡ−Ｂと示す）としてＩＮＴＧ４を
通り２回目の割り込み確認信号として ＩＣＵ２のＩＮ
ＴＡ端子に付加される。
ＩＮＴＡ−Ｂを付加されたＩＣＵ２は゛、データバス上
に割り込みルーチンの下位アドレス８ビツトを出力する
。プロセッサはこのアドレスを引き取り、再びメモリ読
み取り信号を出力し前記と同じ動作により ＩＣｌ１２
に３回目の割り込み確認信号として旧知される。ＩＣＵ
２はデータバス上に割り込みルーチンの上位アドレス８
ビツトを出力し、プロセッサｌはこのアドレスを引き取
ると、すでに引き取った前記ＣＡＬＬ命令コードと割り
込みルーチンの下位アドレスとにより割り込みルーチン
を呼び出し処理を開始する。割り込み確認信号Ｂ用ゲー
ト信号は、第４図に示すように２回目のメモリー読み取
り信号が出力し終った時刻ｔ４の時点でリセットされる
。
に割り込みルーチンの下位アドレス８ビツトを出力する
。プロセッサはこのアドレスを引き取り、再びメモリ読
み取り信号を出力し前記と同じ動作により ＩＣｌ１２
に３回目の割り込み確認信号として旧知される。ＩＣＵ
２はデータバス上に割り込みルーチンの上位アドレス８
ビツトを出力し、プロセッサｌはこのアドレスを引き取
ると、すでに引き取った前記ＣＡＬＬ命令コードと割り
込みルーチンの下位アドレスとにより割り込みルーチン
を呼び出し処理を開始する。割り込み確認信号Ｂ用ゲー
ト信号は、第４図に示すように２回目のメモリー読み取
り信号が出力し終った時刻ｔ４の時点でリセットされる
。
上述した従来の割り込み制御回路は、割り込みコントロ
ーラへ付加しなければならない３回の割り込み確認信号
のうち２回目、３回目の割り込み確認信号をフリップフ
ロップを２個用いた回路により発生させているため回路
が複雑になってしまうという欠点がある。
ーラへ付加しなければならない３回の割り込み確認信号
のうち２回目、３回目の割り込み確認信号をフリップフ
ロップを２個用いた回路により発生させているため回路
が複雑になってしまうという欠点がある。
本発明の割り込み制御回路は、割り込みコントローラか
らマイクロプロセッサに割り込み要求信号が入力したと
き、マイクロプロセッサの出力にもとづいて第１の割り
込み確認信号を割り込みコントローラに出力する割り込
み確認信号組み合せゲート回路と、マイクロプロセッサ
から Ｉ／Ｏ読み取り信号と、予め所定のプログラムの
出力命令に基づいて所定Ｉ／Ｏアドレスが出力されると
、第２の割り込み確認信号を割り込みコントローラに出
力する Ｉ／Ｏアドレス展開回路を有する。
らマイクロプロセッサに割り込み要求信号が入力したと
き、マイクロプロセッサの出力にもとづいて第１の割り
込み確認信号を割り込みコントローラに出力する割り込
み確認信号組み合せゲート回路と、マイクロプロセッサ
から Ｉ／Ｏ読み取り信号と、予め所定のプログラムの
出力命令に基づいて所定Ｉ／Ｏアドレスが出力されると
、第２の割り込み確認信号を割り込みコントローラに出
力する Ｉ／Ｏアドレス展開回路を有する。
このように、２回目以降の割り込み確認信号はプログラ
ムの出力命令により出力されるので、複雑な回路を用い
ずに割り込みコントローラへの割り込み確認信号を複数
、発生させることができる。
ムの出力命令により出力されるので、複雑な回路を用い
ずに割り込みコントローラへの割り込み確認信号を複数
、発生させることができる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の割り込み制御回路の一実施例を示すブ
ロック図である。実際の回路では負論理であるが、本実
施例は正論理にて説明する。
ロック図である。実際の回路では負論理であるが、本実
施例は正論理にて説明する。
プロセッサ１（終Ｐ［１７８Ｑ）と ＩＣｌ３２は（延
ｐｎ８２５１３）はデータバスおよび割り込み要求信号
により接続され、プロセッサｌとＩ／Ｏアドレスを展開
する回路部５（以下、展開部５と示す）は、アドレスバ
スとＩ／Ｏ読み取り信号により接続され、ＩＮＴＧ４は
ＩＮＴＡ−Ａによりプロセッサｌとまた割り込み確認信
号Ｃ（以下、ＩＮＴＡ−Ｃと示す）により展開部５と接
続され、出力端はＩＣＵ２のＩＮＴＡ端子と接続されて
いる。
ｐｎ８２５１３）はデータバスおよび割り込み要求信号
により接続され、プロセッサｌとＩ／Ｏアドレスを展開
する回路部５（以下、展開部５と示す）は、アドレスバ
スとＩ／Ｏ読み取り信号により接続され、ＩＮＴＧ４は
ＩＮＴＡ−Ａによりプロセッサｌとまた割り込み確認信
号Ｃ（以下、ＩＮＴＡ−Ｃと示す）により展開部５と接
続され、出力端はＩＣＵ２のＩＮＴＡ端子と接続されて
いる。
第２図はプログラムにより割り込み確認信号を発生させ
る処理の一例を示すフローチャートである。プロセッサ
１の割り込みモードは１を使用する。
る処理の一例を示すフローチャートである。プロセッサ
１の割り込みモードは１を使用する。
次に、その動作について説明する。 ＩＣ：Ｕ２からの
割り込み要求信号を受信すると（ステップ１１）プロセ
ッサ１はＩＮＴＡ−Ａを出力する。ＩＮＴＡ−ＡはＩＮ
Ｎ丁番４通り ＩＣＵ２のＩＮＴＡ端子に付加される。
割り込み要求信号を受信すると（ステップ１１）プロセ
ッサ１はＩＮＴＡ−Ａを出力する。ＩＮＴＡ−ＡはＩＮ
Ｎ丁番４通り ＩＣＵ２のＩＮＴＡ端子に付加される。
ＩＮＴＡ−Ａを付加されたＩＣＵ２はデータバス上にＣ
ＡＬＬ命令コードを出力するが、プロセッサｌは割り込
みモード１であるためこれを無視し、第２図に示すよう
に、現在処理中の処理を中止し、（００３８）Ｈ番地へ
処理を移す（ステップ１２）。（００３８）、番地を先
頭とするエリアにはＩＮ命令とＬＤ全命令ＪＰ命令が書
込まれている。最初のＩＮ命令によりプロセッサ１は
Ｉ／ＯアドレスＱＩＮＴと Ｉ／Ｏ読み取り信号を展開
部５へ出力する（ステップ１３）。Ｉ／ＯアドレスＱＩ
ＮＴと Ｉ／Ｏ読み取り信号を受信した展開部５はＩＮ
ＴＡ−Ｃを出力する。ＩＮＴＡ−ＣはＩＮＴＧ４を通り
、ＩＮＴＡ−Ａに続く２回目の割り込み確認信号として
ＩＣＵ ２のＩＮＴＡ端子に付加される。ＩＮＴＡ−
Ｃを付加されたＩＣＵ２はデータバス上に割り込みルー
チンの下位アドレス８ビツトを出力する。このアドレス
はＡレジスタにストアされた後、ＩＮ命令に続＜ＬＤ全
命令よりＬレジスタにストアされる（ステップ１４）。
ＡＬＬ命令コードを出力するが、プロセッサｌは割り込
みモード１であるためこれを無視し、第２図に示すよう
に、現在処理中の処理を中止し、（００３８）Ｈ番地へ
処理を移す（ステップ１２）。（００３８）、番地を先
頭とするエリアにはＩＮ命令とＬＤ全命令ＪＰ命令が書
込まれている。最初のＩＮ命令によりプロセッサ１は
Ｉ／ＯアドレスＱＩＮＴと Ｉ／Ｏ読み取り信号を展開
部５へ出力する（ステップ１３）。Ｉ／ＯアドレスＱＩ
ＮＴと Ｉ／Ｏ読み取り信号を受信した展開部５はＩＮ
ＴＡ−Ｃを出力する。ＩＮＴＡ−ＣはＩＮＴＧ４を通り
、ＩＮＴＡ−Ａに続く２回目の割り込み確認信号として
ＩＣＵ ２のＩＮＴＡ端子に付加される。ＩＮＴＡ−
Ｃを付加されたＩＣＵ２はデータバス上に割り込みルー
チンの下位アドレス８ビツトを出力する。このアドレス
はＡレジスタにストアされた後、ＩＮ命令に続＜ＬＤ全
命令よりＬレジスタにストアされる（ステップ１４）。
以上の動作と同様に２回目のＩＮ命令（ステップ１５）
により２回目のＩＮＴＡ−Ｇが３回目の割り込み確認信
号としてＩＣＵ２のＩＮＴＡ端子に付加される。２回目
のＩＮＴＡ−Ｃが付加されたＩＣＵ２はデータバス上に
割り込みルーチンの」二位アドレス８ビットを出力する
。このアドレスはＡレジスタにストアされた後、２回目
のＩＮ命令に続く２回目のＬＤ全命令よりＨレジスタに
ストアされる（ステップ１５）。以上の動作によりＨＬ
レジスタには割り込みルーチンのアドレスがストアされ
たことになり、ＪＰ命令によりこのアドレスへ処理を移
す（ステップ１Ｂ）。
により２回目のＩＮＴＡ−Ｇが３回目の割り込み確認信
号としてＩＣＵ２のＩＮＴＡ端子に付加される。２回目
のＩＮＴＡ−Ｃが付加されたＩＣＵ２はデータバス上に
割り込みルーチンの」二位アドレス８ビットを出力する
。このアドレスはＡレジスタにストアされた後、２回目
のＩＮ命令に続く２回目のＬＤ全命令よりＨレジスタに
ストアされる（ステップ１５）。以上の動作によりＨＬ
レジスタには割り込みルーチンのアドレスがストアされ
たことになり、ＪＰ命令によりこのアドレスへ処理を移
す（ステップ１Ｂ）。
以上説明したように本発明は、マイクロプロセッサから
の割り込み確認信号とプログラムによる出力命令による
割り込み確認信号を組み合せることにより、複雑な回路
を用いずに割り込みコントローラへの割り込み確認信号
を複数個発生させることができる効果がある。
の割り込み確認信号とプログラムによる出力命令による
割り込み確認信号を組み合せることにより、複雑な回路
を用いずに割り込みコントローラへの割り込み確認信号
を複数個発生させることができる効果がある。
第１図は本発明の割り込み制御回路の一実施例の構成図
、第２図は割り込み確認信号を発生させるプログラムの
フローチャート、第３図は従来の割り込み制御回路の構
成図、第４図は第３図の割り込み制御回路のタイムチャ
ートである。 ｌ・・・マイクロプロセッサ、 ２・・・ ＩＣ：Ｕ （割り込みコントローラ）、４・
・・割り込み確認信号用ゲート、 ５・・・ Ｉ／Ｏアドレスを展開する回路部。
、第２図は割り込み確認信号を発生させるプログラムの
フローチャート、第３図は従来の割り込み制御回路の構
成図、第４図は第３図の割り込み制御回路のタイムチャ
ートである。 ｌ・・・マイクロプロセッサ、 ２・・・ ＩＣ：Ｕ （割り込みコントローラ）、４・
・・割り込み確認信号用ゲート、 ５・・・ Ｉ／Ｏアドレスを展開する回路部。
Claims (1)
- 【特許請求の範囲】 汎用マイクロプロセッサと割り込みコントローラを有す
るデータ処理装置において、 割り込みコントローラからマイクロプロセッサに割り込
み要求信号が入力したとき、マイクロプロセッサの出力
にもとづいて第１の割り込み確認信号を割り込みコント
ローラに出力する割り込み確認信号組み合せゲート回路
と、 マイクロプロセッサからＩ／Ｏ読み取り信号と予め所定
のプログラムの出力命令に基づいて所定Ｉ／Ｏアドレス
が出力されると、第２の割り込み確認信号を割り込みコ
ントローラに出力するＩ／Ｏアドレス展開回路を有する
割り込み制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29433685A JPS62151964A (ja) | 1985-12-25 | 1985-12-25 | 割り込み制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29433685A JPS62151964A (ja) | 1985-12-25 | 1985-12-25 | 割り込み制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62151964A true JPS62151964A (ja) | 1987-07-06 |
Family
ID=17806381
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29433685A Pending JPS62151964A (ja) | 1985-12-25 | 1985-12-25 | 割り込み制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62151964A (ja) |
-
1985
- 1985-12-25 JP JP29433685A patent/JPS62151964A/ja active Pending
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