JPH0676083A - タイマ回路 - Google Patents
タイマ回路Info
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- JPH0676083A JPH0676083A JP5137217A JP13721793A JPH0676083A JP H0676083 A JPH0676083 A JP H0676083A JP 5137217 A JP5137217 A JP 5137217A JP 13721793 A JP13721793 A JP 13721793A JP H0676083 A JPH0676083 A JP H0676083A
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Abstract
(57)【要約】
【目的】レジスタにカウンタのリセット値と同一データ
が書き込まれた時に発生する不所望出力の発生保持を防
止したタイマを提供する。 【構成】クロックをカウントするカウンタ１７のカウン
ト値がコンパレータ１６によりレジスタ１５のデータと
比較され、両者が一致したときに一致信号が出力され
る。レジスタ１５のデータは検出回路１２にも供給され
ており、この回路１２は同データがカウンタ１７のリセ
ット値と同一が否かを検出し、同一のとき検出信号を発
生する。この検出信号によりレジスタ１５のデータは他
のデータに変更される。
が書き込まれた時に発生する不所望出力の発生保持を防
止したタイマを提供する。 【構成】クロックをカウントするカウンタ１７のカウン
ト値がコンパレータ１６によりレジスタ１５のデータと
比較され、両者が一致したときに一致信号が出力され
る。レジスタ１５のデータは検出回路１２にも供給され
ており、この回路１２は同データがカウンタ１７のリセ
ット値と同一が否かを検出し、同一のとき検出信号を発
生する。この検出信号によりレジスタ１５のデータは他
のデータに変更される。
Description
【０００１】
【産業上の利用分野】本発明はタイマ回路に関し、特に
マイクロコンピュータの周辺ユニットとして設けられる
タイマ回路に関する。
マイクロコンピュータの周辺ユニットとして設けられる
タイマ回路に関する。
【０００２】
【従来の技術】マイクロコンピュータは各種の周辺ユニ
ットを有するが、その一つにタイマ回路がある。タイマ
回路は時間をカウントし、周期的にマイクロコンピュー
タの中央処理装置（ＣＰＵ）に対し割込み要求信号を発
生する。ＣＰＵはかかる割込み要求信号に応答して実行
中のプログラム処理を中断し、割込み処理のためのプロ
グラムを実行する。割込み要求信号の周期はＣＰＵによ
って設定される。
ットを有するが、その一つにタイマ回路がある。タイマ
回路は時間をカウントし、周期的にマイクロコンピュー
タの中央処理装置（ＣＰＵ）に対し割込み要求信号を発
生する。ＣＰＵはかかる割込み要求信号に応答して実行
中のプログラム処理を中断し、割込み処理のためのプロ
グラムを実行する。割込み要求信号の周期はＣＰＵによ
って設定される。
【０００３】すなわち、図６に従来のタイマ回路６００
を示すように、ＣＰＵ（図示せず）は周期を示すデー
タ、すなわちカウントデータＤＩＮをレジスタ６０に供
給しながら、書込み信号ＷＥＮＳを発生する。この信号
ＷＥＮＳに応対してレジスタはデータＤＩＮを取り込ん
で保持し、コンパレータ６１に供給する。一方、カウン
タ６２は基準周期のクロック信号ＣＬＫをカウントする
が、書き込み信号ＷＥＮＳによりＯＲゲート６３を介し
て一担リセットされる。カウントデータＤＩＮのレジス
タ６０へ書込み終了時点から再びクロック信号ＣＬＫの
カウントを再始する。カウンタ６２のカウント値はコン
パレータ６１に供給されている。したがってカウンタ６
２のカウント値がレジスタ６０に保持されているカウン
トデータと一致した時点でコンパレータ６１はＣＰＵに
対し割込み要求信号ＩＮＴＱを発生する。この信号ＩＮ
ＴＱによりカウンタ６２はＯＲゲート６３を介してリセ
ットされ、そしてカウント動作を再開する。したがっ
て、レジスタ６０に書き込むデータＤＩＮの値により、
割込み要求信号ＩＮＴＱの周期を制御できる。
を示すように、ＣＰＵ（図示せず）は周期を示すデー
タ、すなわちカウントデータＤＩＮをレジスタ６０に供
給しながら、書込み信号ＷＥＮＳを発生する。この信号
ＷＥＮＳに応対してレジスタはデータＤＩＮを取り込ん
で保持し、コンパレータ６１に供給する。一方、カウン
タ６２は基準周期のクロック信号ＣＬＫをカウントする
が、書き込み信号ＷＥＮＳによりＯＲゲート６３を介し
て一担リセットされる。カウントデータＤＩＮのレジス
タ６０へ書込み終了時点から再びクロック信号ＣＬＫの
カウントを再始する。カウンタ６２のカウント値はコン
パレータ６１に供給されている。したがってカウンタ６
２のカウント値がレジスタ６０に保持されているカウン
トデータと一致した時点でコンパレータ６１はＣＰＵに
対し割込み要求信号ＩＮＴＱを発生する。この信号ＩＮ
ＴＱによりカウンタ６２はＯＲゲート６３を介してリセ
ットされ、そしてカウント動作を再開する。したがっ
て、レジスタ６０に書き込むデータＤＩＮの値により、
割込み要求信号ＩＮＴＱの周期を制御できる。
【０００４】
【発明が解決しようとする課題】レジスタ６０へのカウ
ントデータの書込みはＣＰＵの命令実行により行われる
わけであるが、電源変動や外来ノイズにより書込み信号
ＷＥＮＳが不所望に発生される場合がある。このときカ
ウンタ６２はリセットされ、一方、レジスタ６０はその
ときのデータＤＩＮを取り込むことになるが、そのデー
タＤＩＮがカウンタ６２のリセット値（通常“０”）と
一致する場合がある。このような場合、コンパレータは
直ちに割込み要求信号ＩＮＴＱを発生することになり、
ＣＰＵは割込み処理に移行する。割込み要求信号ＩＮＴ
Ｑはカウンタ６２をリセットし、一方、レジスタ６０は
カウンタ６２のリセット値を保持しているままとなって
いる。このため、コンパレータ６１は割込み要求信号Ｉ
ＮＴＱを発生したままとなり、ＣＰＵは割込み処理から
二度と抜け出すことが出来なくなる。このような以上状
態は、レジスタ６０へのデータ書き込み命令により指定
されたカウントデータがカウンタ６２のリセット値と同
一であるというプログラムミスによっても生じる。
ントデータの書込みはＣＰＵの命令実行により行われる
わけであるが、電源変動や外来ノイズにより書込み信号
ＷＥＮＳが不所望に発生される場合がある。このときカ
ウンタ６２はリセットされ、一方、レジスタ６０はその
ときのデータＤＩＮを取り込むことになるが、そのデー
タＤＩＮがカウンタ６２のリセット値（通常“０”）と
一致する場合がある。このような場合、コンパレータは
直ちに割込み要求信号ＩＮＴＱを発生することになり、
ＣＰＵは割込み処理に移行する。割込み要求信号ＩＮＴ
Ｑはカウンタ６２をリセットし、一方、レジスタ６０は
カウンタ６２のリセット値を保持しているままとなって
いる。このため、コンパレータ６１は割込み要求信号Ｉ
ＮＴＱを発生したままとなり、ＣＰＵは割込み処理から
二度と抜け出すことが出来なくなる。このような以上状
態は、レジスタ６０へのデータ書き込み命令により指定
されたカウントデータがカウンタ６２のリセット値と同
一であるというプログラムミスによっても生じる。
【０００５】したがって、本発明の目的は改良されたタ
イマ回路を提供することにある。
イマ回路を提供することにある。
【０００６】本発明の他の目的は、レジスタに誤ってカ
ウンタのリセット値と同一のカウントデータが書込まれ
てもＣＰＵが割込み処理から二度と抜け出られなくなる
という不具合を解決したタイマ回路を提供することにあ
る。
ウンタのリセット値と同一のカウントデータが書込まれ
てもＣＰＵが割込み処理から二度と抜け出られなくなる
という不具合を解決したタイマ回路を提供することにあ
る。
【０００７】
【課題を解決するための手段】本発明によるタイマ回路
は、上述したタイマ回路に対し、レジスタにカウンタの
リセット値と同一のカウントデータが書き込まれたこと
を検出して検出信号を発生する検出手段と、この検出手
段からの検出信号に応答してレジスタの保持データを他
の値に変更する手段とを設けたことを特徴としている。
は、上述したタイマ回路に対し、レジスタにカウンタの
リセット値と同一のカウントデータが書き込まれたこと
を検出して検出信号を発生する検出手段と、この検出手
段からの検出信号に応答してレジスタの保持データを他
の値に変更する手段とを設けたことを特徴としている。
【０００８】かかる構成によれば、たとえレジスタにカ
ウンタのリセット値と同一のカウントデータが書込まれ
ても、同状態が検出されてレジスタのデータが変化する
ことになり、コンパレータの出力が発生され続けること
がなくなる。
ウンタのリセット値と同一のカウントデータが書込まれ
ても、同状態が検出されてレジスタのデータが変化する
ことになり、コンパレータの出力が発生され続けること
がなくなる。
【０００９】
【実施例】以下、図面を用いて本発明の実施例につき説
明する。
明する。
【００１０】図１は本発明の一実施例によるタイマ回路
１００を有するマイクロコンピュータのブロック図であ
る。タイマ回路１００におけるレジスタ１５とＣＰＵ１
０とはデータバス２０を介して相互接続されている。Ｃ
ＰＵ１０はカウントデータ書込み命令の実行によりデー
タバス２０にカウントデータを転送しながら書込み信号
ＷＥＮＳを発生する。この信号ＷＥＮＳはレジスタ１５
の書込み制御端子ＷＥに供給されており、またＯＲゲー
ト１１を介してカウンタ１７に対するリセット信号ＣＲ
ＳＴとなる。カウンタ１７にはＣＰＵ１０からクロック
信号ＣＬＫが供給されている。
１００を有するマイクロコンピュータのブロック図であ
る。タイマ回路１００におけるレジスタ１５とＣＰＵ１
０とはデータバス２０を介して相互接続されている。Ｃ
ＰＵ１０はカウントデータ書込み命令の実行によりデー
タバス２０にカウントデータを転送しながら書込み信号
ＷＥＮＳを発生する。この信号ＷＥＮＳはレジスタ１５
の書込み制御端子ＷＥに供給されており、またＯＲゲー
ト１１を介してカウンタ１７に対するリセット信号ＣＲ
ＳＴとなる。カウンタ１７にはＣＰＵ１０からクロック
信号ＣＬＫが供給されている。
【００１１】カウンタ１７のカウント値およびレジスタ
１５に保持されているカウントデータはコンパレータ１
６に供給されて比較され、両者が一致すると一致信号と
しての割込み要求信号ＩＮＴＱがＣＰＵ１０に供給され
る。信号ＩＮＴＱはＯＲゲート１１にも供給され、カウ
ンタリセット信号ともなる。
１５に保持されているカウントデータはコンパレータ１
６に供給されて比較され、両者が一致すると一致信号と
しての割込み要求信号ＩＮＴＱがＣＰＵ１０に供給され
る。信号ＩＮＴＱはＯＲゲート１１にも供給され、カウ
ンタリセット信号ともなる。
【００１２】レジスタ１５に保持されているカウントデ
ータはゼロ検出回路１２にもさらに供給されている。本
実施例では、カウンタ１７のリセット値が零であるの
で、検出回路１２はレジスタ１５のカウントデータが零
か否かを判定し零のとき検出信号ＺＤＳを発生する。カ
ウンタ１７のリセット値が零以外のときはそれに対して
検出回路１２の検出値が変化することは無論である。検
出回路１２の出力はラッチ回路１３のデータ入力端子Ｄ
に供給されており、その反転クロック端子ＣＢには書込
み信号ＷＥＮＳが供給されている。ラッチ回路１３の出
力Ｑから得られる信号はＯＲゲート１１に供給され、さ
らにレジスタ１５のセット端子Ｓに供給されている。
ータはゼロ検出回路１２にもさらに供給されている。本
実施例では、カウンタ１７のリセット値が零であるの
で、検出回路１２はレジスタ１５のカウントデータが零
か否かを判定し零のとき検出信号ＺＤＳを発生する。カ
ウンタ１７のリセット値が零以外のときはそれに対して
検出回路１２の検出値が変化することは無論である。検
出回路１２の出力はラッチ回路１３のデータ入力端子Ｄ
に供給されており、その反転クロック端子ＣＢには書込
み信号ＷＥＮＳが供給されている。ラッチ回路１３の出
力Ｑから得られる信号はＯＲゲート１１に供給され、さ
らにレジスタ１５のセット端子Ｓに供給されている。
【００１３】図２を参照すると、レジスタ１５は、本実
施例ではデータバス２０が８ビット幅であるので、８個
のデータラッチ１５−１〜１５−８を有している。各デ
ータラッチ１５１はプリセット端子Ｐを有しレジスタ１
５のセット端子Ｓに共通接続されている。データラッチ
１５１の出力は検出回路１２としてのＮＯＲゲート１２
０に供給され、その結果、カウントデータが零（“ＯＯ
Ｈ”，“Ｈ”は１６進数を示す）のとき、ＮＯＲゲート
１２０は検出信号ＺＤＳをアクティブハイレベルとす
る。
施例ではデータバス２０が８ビット幅であるので、８個
のデータラッチ１５−１〜１５−８を有している。各デ
ータラッチ１５１はプリセット端子Ｐを有しレジスタ１
５のセット端子Ｓに共通接続されている。データラッチ
１５１の出力は検出回路１２としてのＮＯＲゲート１２
０に供給され、その結果、カウントデータが零（“ＯＯ
Ｈ”，“Ｈ”は１６進数を示す）のとき、ＮＯＲゲート
１２０は検出信号ＺＤＳをアクティブハイレベルとす
る。
【００１４】したがって、アクティブハイレベルの検出
信号ＺＤＳが発生されると、ラッチ回路１３（図１）は
アクティブハイレベルの出力ＡＲＳＴを発生し、レジス
タ１５のカウントデータは“ＯＯＨ”から“ＦＦＨ”に
変化する。また、カウンタ１７がリセットされる。この
アクティブハイレベルのラッチ信号ＡＲＳＴは遅延回路
１４で遅延されラッチ回路１３をリセットする。遅延回
路１４は直列接続された複数のインバータで構成でき
る。
信号ＺＤＳが発生されると、ラッチ回路１３（図１）は
アクティブハイレベルの出力ＡＲＳＴを発生し、レジス
タ１５のカウントデータは“ＯＯＨ”から“ＦＦＨ”に
変化する。また、カウンタ１７がリセットされる。この
アクティブハイレベルのラッチ信号ＡＲＳＴは遅延回路
１４で遅延されラッチ回路１３をリセットする。遅延回
路１４は直列接続された複数のインバータで構成でき
る。
【００１５】今、ＣＰＵ１０がカウントデータ書込み命
令を実行すると、図３のように、ＣＰＵ１０はデータバ
スに例えばカウントデータ“３５Ｈ”を出力しながら書
込み信号ＷＥＮＳを発生する。この信号に応答してレジ
スタ１５はカウンタデータをラッチしてコンパレータ１
６に供給する。また、カウンタリセット信号ＣＲＳＴが
発生する。カウントデータは“３５Ｈ”であって零でな
いので、検出信号ＺＤＳはロウレベルのままであり、ラ
ッチ信号ＡＲＳＴもロウレベルのももである。
令を実行すると、図３のように、ＣＰＵ１０はデータバ
スに例えばカウントデータ“３５Ｈ”を出力しながら書
込み信号ＷＥＮＳを発生する。この信号に応答してレジ
スタ１５はカウンタデータをラッチしてコンパレータ１
６に供給する。また、カウンタリセット信号ＣＲＳＴが
発生する。カウントデータは“３５Ｈ”であって零でな
いので、検出信号ＺＤＳはロウレベルのままであり、ラ
ッチ信号ＡＲＳＴもロウレベルのももである。
【００１６】カウンタ１７はクロックＣＬＫのカウント
を開始する。そのカウント値が“３５Ｈ”に達すると、
コンパレータ１６はアクティブハイレベルの割込み要求
信号ＩＮＴＱを発生する。ＣＰＵ１０はかくして実行中
のプログラムを中断し、割込み処理を起動する。割込み
要求信号ＩＮＴＱはリセット信号ＣＲＳＴとしてカウン
タ１７をリセットする。コンパレータ１６はそれによっ
て信号ＩＮＴＱはロウレベルに変化させる。カウンタ１
７はカウント動作を再開する。
を開始する。そのカウント値が“３５Ｈ”に達すると、
コンパレータ１６はアクティブハイレベルの割込み要求
信号ＩＮＴＱを発生する。ＣＰＵ１０はかくして実行中
のプログラムを中断し、割込み処理を起動する。割込み
要求信号ＩＮＴＱはリセット信号ＣＲＳＴとしてカウン
タ１７をリセットする。コンパレータ１６はそれによっ
て信号ＩＮＴＱはロウレベルに変化させる。カウンタ１
７はカウント動作を再開する。
【００１７】図３のように、前述のように電源ノイズ、
あるいはプログラムミスによりデータバス２０上のデー
タが“ＯＯＨ”があるときに書込み信号ＷＥＮＳが発生
されると、レジスタ１５は同データ“ＯＯＨ”を取り込
み出力する。したがって検出回路１２はアクティブハイ
レベルの検出信号ＺＤＳを発生する。信号ＺＤＳのハイ
レベルは割込み信号ＷＥＮＳの立下りエッジに同期して
ラッチ回路１３に取り込まれ、その出力信号ＡＲＳＴは
ハイレベルへと変化する。したがってレジスタ１５の保
持データは“ＯＯＨ”から“ＦＦＨ”へ変化する。この
結果、レジスタ１５にカウントデータ“ＯＯＨ”が書き
込まれることにより割込み要求信号ＩＮＴＱは一担は発
生されるが、その後直ちにロウレベルに変化する。
あるいはプログラムミスによりデータバス２０上のデー
タが“ＯＯＨ”があるときに書込み信号ＷＥＮＳが発生
されると、レジスタ１５は同データ“ＯＯＨ”を取り込
み出力する。したがって検出回路１２はアクティブハイ
レベルの検出信号ＺＤＳを発生する。信号ＺＤＳのハイ
レベルは割込み信号ＷＥＮＳの立下りエッジに同期して
ラッチ回路１３に取り込まれ、その出力信号ＡＲＳＴは
ハイレベルへと変化する。したがってレジスタ１５の保
持データは“ＯＯＨ”から“ＦＦＨ”へ変化する。この
結果、レジスタ１５にカウントデータ“ＯＯＨ”が書き
込まれることにより割込み要求信号ＩＮＴＱは一担は発
生されるが、その後直ちにロウレベルに変化する。
【００１８】かくして、レジスタ１５にカウンタ１７の
リセット値と同一のカウントデータが書き込まれても、
ＣＰＵ１０が割込み処理から二度と抜け出られなくなる
という不具合は防止される。
リセット値と同一のカウントデータが書き込まれても、
ＣＰＵ１０が割込み処理から二度と抜け出られなくなる
という不具合は防止される。
【００１９】コンパレータ１６はレジスタ１５にカウン
トデータ“ＯＯＨ”が書き込まれると割込み要求信号Ｉ
ＮＴＱを発生するので、同信号をゼロ検出信号ＺＤＳと
して利用することができる。そのための構成を第２の実
施例として図４に示す。図３と同一のものは同じ番号を
符してその説明を省略する。本実施例では、ＡＮＤゲー
ト４０が設けられており、その二つの入力には割込み要
求信号ＩＮＴＱおよび書込み信号ＷＥＮＳが供給され、
その出力が検出信号ＺＤＳとして用いられている。した
がって、レジスタ１５にカウントデータ“ＯＯＨ”が書
き込まれたときだけ、ＡＮＤゲート４０は検出信号ＺＤ
Ｓをアクティブハイレベルとする。本実施例では、すな
わち、コンパレータ１６をカウントデータ“ＯＯＨ”の
レジスタ１５への書き込み検出に兼用しており、図１の
ゼロ検出回路１２（図２のＮＯＲゲート１２０）を不要
にしている。
トデータ“ＯＯＨ”が書き込まれると割込み要求信号Ｉ
ＮＴＱを発生するので、同信号をゼロ検出信号ＺＤＳと
して利用することができる。そのための構成を第２の実
施例として図４に示す。図３と同一のものは同じ番号を
符してその説明を省略する。本実施例では、ＡＮＤゲー
ト４０が設けられており、その二つの入力には割込み要
求信号ＩＮＴＱおよび書込み信号ＷＥＮＳが供給され、
その出力が検出信号ＺＤＳとして用いられている。した
がって、レジスタ１５にカウントデータ“ＯＯＨ”が書
き込まれたときだけ、ＡＮＤゲート４０は検出信号ＺＤ
Ｓをアクティブハイレベルとする。本実施例では、すな
わち、コンパレータ１６をカウントデータ“ＯＯＨ”の
レジスタ１５への書き込み検出に兼用しており、図１の
ゼロ検出回路１２（図２のＮＯＲゲート１２０）を不要
にしている。
【００２０】マイクロコンピュータは通常システリセッ
ト機能を有している。すなわち、ＣＰＵにシステムリセ
ット信号が供給されるとその内部状態が初期化されると
とも周辺ユニットに対する初期化信号が発生する。この
システムリセット機能を用いてレジスタ１５をゼロ検出
信号ＺＤＳによりセットすることができる。そのための
構成を第３の実施例として図５に示す。図１と同一機能
部は同じ番号で示している。
ト機能を有している。すなわち、ＣＰＵにシステムリセ
ット信号が供給されるとその内部状態が初期化されると
とも周辺ユニットに対する初期化信号が発生する。この
システムリセット機能を用いてレジスタ１５をゼロ検出
信号ＺＤＳによりセットすることができる。そのための
構成を第３の実施例として図５に示す。図１と同一機能
部は同じ番号で示している。
【００２１】すなわち、ラッチ回路１３の出力信号ＡＲ
ＳＴをＣＰＵ１０のシステムリセット端子ＳＲＳＴに供
給している。ＣＰＵ１０は同端子ＳＲＳＴのレベルがア
クティブハイレベルとなるとシステムリセットコマンド
信号ＣＳＲを発生する。同信号ＣＳＲはＯＲゲート１
１、ラッチ回路１３のリセット端子Ｒおよびレジスタ１
５のセット端子Ｓに供給されている。したがって、レジ
スタ１５にカウントデータ“ＯＯＨ”が書き込まれたこ
とにより検出回路１２がゼロ検出信号ＺＤＳを発生する
と、ラッチ信号ＡＲＳＴがアクティブハイレベルとな
り、ＣＰＵ１０はシステムリセットコマンド信号ＣＳＲ
を発生する。これによって、レジスタ１５のデータは
“ＦＦＨ”に変化するとともカウンタ１７およびラッチ
回路１３はリセット状態となる。また、ＣＰＵ１０も初
期化される。
ＳＴをＣＰＵ１０のシステムリセット端子ＳＲＳＴに供
給している。ＣＰＵ１０は同端子ＳＲＳＴのレベルがア
クティブハイレベルとなるとシステムリセットコマンド
信号ＣＳＲを発生する。同信号ＣＳＲはＯＲゲート１
１、ラッチ回路１３のリセット端子Ｒおよびレジスタ１
５のセット端子Ｓに供給されている。したがって、レジ
スタ１５にカウントデータ“ＯＯＨ”が書き込まれたこ
とにより検出回路１２がゼロ検出信号ＺＤＳを発生する
と、ラッチ信号ＡＲＳＴがアクティブハイレベルとな
り、ＣＰＵ１０はシステムリセットコマンド信号ＣＳＲ
を発生する。これによって、レジスタ１５のデータは
“ＦＦＨ”に変化するとともカウンタ１７およびラッチ
回路１３はリセット状態となる。また、ＣＰＵ１０も初
期化される。
【００２２】さらに、本実施例では、インバータ５０お
よびＮＯＲゲート５１が設けられている。ＮＯＲゲート
５０の一方の入力にはコンパレータ１６の出力がインバ
ータ５０を介して供給され、他方の入力にはゼロ検出信
号ＺＤＳが供給されている。ＮＯＲゲート５０の出力が
割込み要求信号ＩＮＴＱとしてＣＰＵ１０に供給されて
いる。したがって、レジスタ１５にカウントデータ“Ｏ
ＯＨ”が書き込まれてコンパレータ１６がハイレベルを
出力しても、ＮＯＲゲート５１の出力、したがって割込
み要求信号ＩＮＴＱは検出信号ＺＤＳにロウレベルに保
持される。一方、それ以外に発生されるコンパレータ１
６のハイレベル出力はイバータ５０およびＮＯＲゲート
５１を介して割込み要求信号ＩＮＴＱをアクティブハイ
レベルにする。したがって、不必要な割込み要求信号Ｉ
ＮＴの発生も防止されている。また、本実施例において
も図４のように検出回路１２の代わりにコンパレータ１
６およびＡＮＤゲート４０を使用してもよい。
よびＮＯＲゲート５１が設けられている。ＮＯＲゲート
５０の一方の入力にはコンパレータ１６の出力がインバ
ータ５０を介して供給され、他方の入力にはゼロ検出信
号ＺＤＳが供給されている。ＮＯＲゲート５０の出力が
割込み要求信号ＩＮＴＱとしてＣＰＵ１０に供給されて
いる。したがって、レジスタ１５にカウントデータ“Ｏ
ＯＨ”が書き込まれてコンパレータ１６がハイレベルを
出力しても、ＮＯＲゲート５１の出力、したがって割込
み要求信号ＩＮＴＱは検出信号ＺＤＳにロウレベルに保
持される。一方、それ以外に発生されるコンパレータ１
６のハイレベル出力はイバータ５０およびＮＯＲゲート
５１を介して割込み要求信号ＩＮＴＱをアクティブハイ
レベルにする。したがって、不必要な割込み要求信号Ｉ
ＮＴの発生も防止されている。また、本実施例において
も図４のように検出回路１２の代わりにコンパレータ１
６およびＡＮＤゲート４０を使用してもよい。
【００２３】上述の各実施例ではマイクロコンピュータ
の一周辺ユニットとしてのタイマ回路を示したが、他の
装置のためのタイマ回路も同様である。
の一周辺ユニットとしてのタイマ回路を示したが、他の
装置のためのタイマ回路も同様である。
【００２４】
【発明の効果】以上のとおり、本発明によれば、レジス
タにカウンタのリセット値と同一のデータが書き込まれ
ても、コンパレータがレジスタおよびカウンタの内容が
一致していることを示す信号を出力し続けることが防止
される。
タにカウンタのリセット値と同一のデータが書き込まれ
ても、コンパレータがレジスタおよびカウンタの内容が
一致していることを示す信号を出力し続けることが防止
される。
【図１】本発明の一実施例を示すタイマ回路を有するマ
イクロコンピュータのブロック図。
イクロコンピュータのブロック図。
【図２】図１で示したレジスタおよびゼロ検出回路を示
す回路ブロック図。
す回路ブロック図。
【図３】図１のタイマ回路の動作を示すタイミングチャ
ート。
ート。
【図４】本発明の第２実施例を示す回路ブロック図。
【図５】本発明の第３実施例を示す回路ブロック図。
【図６】従来例を示す回路ブロック図。
Claims (8)
- 【請求項１】 クロック信号をカウントするカウンタ
と、データを一時ストアするレジスタと、前記カウンタ
のカウント値と前記レジスタにストアされているデータ
とを比較し両者が一致したときに一致信号を発生するコ
ンパレータとを有するタイマン回路において、前記レジ
スタに前記カウンタのリセット値と同一の値を示すデー
タが書き込まれたことを検出して検出信号を発生する検
出手段と、前記検出信号に応答して前記レジスタのデー
タを他の異なる値のデータに変更する変更手段とを設け
たことを特徴とするタイマ回路。 - 【請求項２】 前記レジスタは書き込み信号に応答して
供給されたデータをストアし、前記カウンタは前記書き
込み信号に応答してリセットされる請求項１記載のタイ
マ回路。 - 【請求項３】 前記検出手段は前記レジスタのデータを
デコードして当該データが前記カウンタのリセット値と
同一の値を示すことを検出するゲート回路を有する請求
項１又は２記載のタイマ回路。 - 【請求項４】 前記検出手段は前記書き込み信号と前記
一致信号との両方が発生されたときに前記レジスタに前
記カウンタのリセット値と同一の値を示すデータが書き
込まれたことを検出するゲート回路を有する請求項２記
載のタイマ回路。 - 【請求項５】 前記レジスタはセット端子を有すること
ともに当該セット端子にアクティブレベルが供給される
とその格納データを前記カウンタのリセット値とは異な
る値のデータに変化する手段を有し、前記変更手段は前
記検出信号に応答して前記レジスタの前記セット端子に
前記アクティブレベルを供給する手段を有する請求項
１，２，３又は４記載のタイマ回路。 - 【請求項６】 前記コンパレータの出力を受ける論理ゲ
ートをさらに有し、前記論理ゲートは、前記検出信号が
発生されたときは前記一致信号の通過を阻止し、前記検
出信号が発生されていないときは前記一致信号を通過さ
せる請求項１，２，３，４又は５記載のタイマ回路。 - 【請求項７】 クロックをカウントするカウンタ、デー
タを一時ストアするレジスタ、前記カウンタのカウント
値と前記レジスタのストアデータを比較し両者が一致し
たときＣＰＵに対し割込み信号を発生する信号発生手
段、前記レジスタに前記カウンタのリセット値と同一の
値を示すデータが書き込まれたことを検出し検出信号を
発生する検出手段、ならびに前記検出信号に応答して前
記ＣＰＵに対しシステムリセットを要求する手段を備
え、前記ＣＰＵは前記システムリセット要求に応答して
前記レジスタに対しコマンド信号を供給して前記レジス
タのデータを前記カウンタのリセット値とは異なる値に
変更させることを特徴とするタイマ回路。 - 【請求項８】 前記信号発生手段は、前記カウンタのカ
ウント値が前記レジスタのデータと一致したときに一致
信号を発生するコンパレータと、このコンパレータの出
力を受け前記レジスタが前記カウンタのリセット値とは
異なる値のデータをストアしているときだけ前記一致信
号を前記割込み要求信号として前記ＣＰＵに転送するゲ
ート回路とを有する請求項７記載のタイマ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13721793A JP3152014B2 (ja) | 1992-06-16 | 1993-06-08 | タイマ回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15660792 | 1992-06-16 | ||
| JP4-156607 | 1992-06-16 | ||
| JP13721793A JP3152014B2 (ja) | 1992-06-16 | 1993-06-08 | タイマ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0676083A true JPH0676083A (ja) | 1994-03-18 |
| JP3152014B2 JP3152014B2 (ja) | 2001-04-03 |
Family
ID=26470609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13721793A Expired - Fee Related JP3152014B2 (ja) | 1992-06-16 | 1993-06-08 | タイマ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3152014B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013117492A (ja) * | 2011-12-05 | 2013-06-13 | Seiko Epson Corp | タイマー装置及び電子機器 |
-
1993
- 1993-06-08 JP JP13721793A patent/JP3152014B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013117492A (ja) * | 2011-12-05 | 2013-06-13 | Seiko Epson Corp | タイマー装置及び電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3152014B2 (ja) | 2001-04-03 |
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