JP2003050750A

JP2003050750A - マイクロコンピュータ

Info

Publication number: JP2003050750A
Application number: JP2001237583A
Authority: JP
Inventors: Masafumi Kono; 雅史河野
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2001-08-06
Filing date: 2001-08-06
Publication date: 2003-02-21

Abstract

(57)【要約】【課題】ＣＰＵにとっての重要情報を保持するレジス
タが外乱ノイズ等により誤情報に書き換わると、ＣＰＵ
が暴走する可能性が高くなるので、これを防止すること
にある。【解決手段】ＣＰＵ内の重要情報を保存する元レジスタ
２と、元レジスタ２の1サイクル前の情報を保持するコ
ピーレジスタ３を備え、書き込みプローブ信号Ｓ８が非
アクティブの場合に、データ出力Ｓ４とコピーレジスタ
出力Ｓ５の値が異なっていれば異常検出信号Ｓ９がアク
ティブになり、コピーレジスタ３の出力Ｓ５を選択入力
データＳ１３として出力する。このように元レジスタ２
をコピーレジスタ３の値で書き換えて、レジスタの異常
な書き換わりを防止することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵを搭載する
マイクロコンピュータに関するものである。

【０００２】

【従来の技術】従来の技術として、図６は従来のマイク
ロコンピュータの構成を表す模式図である。ここで４４
はクロック制御装置、４５は書き込みタイミング発生装
置、４６はＣＰＵの重要な情報を保持する元レジスタ、
４７はＣＰＵ制御装置、４８は命令をデコードするＰＬ
Ａである。また、Ｓ８１は源発振クロック、Ｓ８２はシ
ステムクロック、Ｓ８３は元レジスタ４６のデータ入
力、Ｓ８４は元レジスタ４６のデータ出力、Ｓ８５は元
レジスタ４６の書き込みクロックであり、Ｓ８６は書き
込みサイクル信号、Ｓ８７はウェイト信号、Ｓ８８はマ
イクロコードであり、マイクロコンピュータ４３はこれ
らの要素から構成される。元レジスタ４６への書き込み
は上記構成により、まずＰＬＡ４８が命令をデコード
し、マイクロコードＳ８８をＣＰＵ制御装置４７に出力
し、マイクロコードＳ８８が書き込みを指示するモード
であった場合は、ＣＰＵ制御装置４７はシステムクロッ
クＳ８２に同期して書き込みサイクル信号Ｓ８６を出力
し、書き込みサイクル信号Ｓ８６は、書き込みタイミン
グ発生装置４５にて再びシステムクッロクＳ８２に同期
化され、書き込みクロックＳ８５となり、元レジスタ４
６は、データ入力Ｓ８３を書き込みクロックＳ８５の正
エッジで取り込み、データ出力Ｓ８４を出力するという
手順で行われる。

【０００３】

【発明が解決しようとする課題】データ出力Ｓ８４が、
例えばＣＰＵモードの関連情報であるとか、割込み関連
のフラグなどであった場合、書き込みクロックＳ８５に
外乱ノイズが発生するなどして、元レジスタ４６が誤情
報に書き換わってしまった場合、ＣＰＵが暴走する可能
性が高くなる。

【０００４】したがって、この発明の目的は、例えばＣ
ＰＵの重要情報を保持するレジスタが、外乱ノイズなど
により誤情報に書き換わっても、正常でない書込みであ
ると判定できる場合には、あらかじめ保持しておいた１
サイクル前の情報に書き換えることで、重要なレジスタ
の情報を保護し、誤書き込みによるＣＰＵの誤動作発生
を防止することができる等、誤動作や暴走を防止するこ
とができるマイクロコンピュータを提供することであ
る。

【０００５】

【課題を解決するための手段】請求項１記載のマイクロ
コンピュータは、ＣＰＵ内の重要情報を保存する元レジ
スタと、元レジスタの1サイクル前の情報を保持するコ
ピーレジスタと、正常認識信号が非アクティブの場合
に、元レジスタの出力とコピーレジスタの出力を比較し
て２つのレジスタの出力の値が異なっていればアクティ
ブとし、異常サイクル完了信号がアクティブになれば、
非アクティブとなる異常検出信号を出力し、正常認識信
号がアクティブの場合は元レジスタの出力とコピーレジ
スタの出力を比較しない異常検出装置と、ＣＰＵが書き
込みサイクルであるときにシステムクロックに同期して
アクティブとなる書き込みサイクル信号と、異常検出信
号に同期してアクティブとなり、異常サイクル完了信号
に同期して非アクティブとなるウェイト信号と、異常サ
イクル完了信号を源発振クロックに同期して一定の期間
出力するＣＰＵ制御装置と、ウェイト信号が非アクティ
ブの場合には源発振クロックを、ウェイト信号がアクテ
ィブの場合には出力をハイレベルで保持するシステムク
ロックを出力する第１のクロック制御装置と、書き込み
サイクル信号をシステムクロックに同期して出力する書
き込みタイミング発生装置と、異常検出信号が非アクテ
ィブの場合に書き込みクロックを、アクティブの場合に
源発信クロックに同期した1クロックを元レジスタとコ
ピーレジスタのクロックとして出力する第２のクロック
制御装置と、異常検出信号が非アクティブであればデー
タ入力を、アクティブであればコピーレジスタの出力を
選択入力データとして出力するデータ入力制御装置とを
備えたものである。

【０００６】請求項１記載のマイクロコンピュータによ
れば、ＣＰＵ内の重要情報を保存する元レジスタと、正
常認識信号が非アクティブの場合には、元レジスタの1
サイクル前の情報を保持するコピーレジスタの値に書き
換えることで、書き込みクロックに外乱ノイズが発生す
るなどして、元レジスタが誤情報に書き換わってしまっ
た場合でも、元の正常な値に書き戻すことが可能であ
る。

【０００７】請求項２記載のマイクロコンピュータは、
請求項１において、正常認識信号が、書き込みタイミン
グ発生装置が書き込みサイクル信号をシステムクロック
に同期したタイミングで出力する書き込みプローブ信号
である。

【０００８】請求項２記載のマイクロコンピュータによ
れば、請求項１と同様な効果がある。

【０００９】請求項３記載のマイクロコンピュータは、
請求項１において、元レジスタが割込みを受理すること
でセットされる割り込み受理レジスタであり、異常検出
装置は、正常認識信号が非アクティブ時に、割り込み受
理レジスタのデータ出力がアクティブかつコピーレジス
タの出力が非アクティブな状態を検知した場合に、アク
ティブとなる異常検出信号を出力し、またスタックポイ
ンタ設定値がスタックポインタ最大許容値とスタックポ
インタ最小許容値の間にあるか否かを判定し、あればア
クティブ、そうでない場合は非アクティブとなるスタッ
ク正常検知信号を出力するスタックポインタ正常書き込
み判定装置を有し、正常認識信号はスタック正常検知信
号である。

【００１０】請求項３記載のマイクロコンピュータによ
れば、割り込み受理レジスタにスタックポインタが正常
に設定されていない状態で割り込み受理のフラグがセッ
トされても、１サイクル前の正常な値に書きなおす事が
可能であり、異常割り込みに起因するＣＰＵの暴走を防
ぐ事が可能である。

【００１１】請求項４記載のマイクロコンピュータは、
請求項１において、元レジスタがＣＰＵを低消費電力モ
ードやイベントカウント待ち状態などの各種モードに設
定するためのステータスレジスタであり、異常検出装置
は、正常認識信号が非アクティブ時に、ステータスレジ
スタのデータ出力がアクティブかつコピーレジスタの出
力が非アクティブな状態を検知した場合に、アクティブ
となる異常検出信号を出力し、また割込み受理レベルが
割込み許可レベルより上位の割込みであり、かつスタッ
ク正常検知信号がアクティブであり、かつ割込み許可フ
ラグがアクティブである場合のみに、アクティブとなる
割込み正常許可信号を出力する割込み受理判定装置を有
し、正常認識信号は割込み正常許可信号である。

【００１２】請求項４記載のマイクロコンピュータによ
れば、ステータスレジスタに割込みが正常に許可されて
いない状態で低消費電力モードへの移行フラグがセット
されても、１サイクル前の正常な値に書きなおす事が可
能であり、ＣＰＵのクロックが停止する低消費電力モー
ドにおいて、割込みが受理されないためＣＰＵがハング
アップするなどの不具合現象を防ぐ事が可能である。

【００１３】請求項５記載のマイクロコンピュータは、
請求項１において、元レジスタが複数のレジスタから構
成されるプログラムカウンタであり、コピーレジスタは
複数のレジスタから構成されるコピーレジスタ群であ
り、異常検出装置は、正常認識信号が非アクティブ時
に、プログラムカウンタとコピーレジスタ群の差分をと
り、あらかじめ決まっている定数以外である場合のみ、
アクティブとなる異常検出信号を出力し、またＣＰＵ制
御装置が割込み受理信号がアクティブとなったことを検
知することで割込み受理サイクル信号をアクティブに
し、正常認識信号は割込み受理サイクル信号であり、ま
たデータ入力制御装置は、異常検出信号が非アクティブ
で、かつ割込み受理信号が非アクティブである場合に
は、プログラムカウンタのデータ出力をあらかじめ決ま
っている定数分増加させた値を、割込み受理信号がアク
ティブである場合は割り込み先ＰＣ入力を、異常検出信
号がアクティブである場合はコピーレジスタ群の出力で
あるコピーレジスタ群出力を、選択入力データとして出
力するものである。

【００１４】請求項５記載のマイクロコンピュータによ
れば、プログラムカウンタが、割込み受理サイクルでな
い場合に、あらかじめ決まった定数以外のカウントアッ
プを行った場合に、１サイクル前の正常なプログラムカ
ウンタに書きなおす事が可能であり、メモリの未実装領
域アクセス等に起因するＣＰＵの暴走を防ぐ事が可能で
ある。

【００１５】

【発明の実施の形態】（実施の形態１）図１は、本発明
のマイクロコンピュータの第１の実施の形態の構成を表
すブロック図である。

【００１６】図１において、１は本発明の第１の実施の
形態に関わるマイクロコンピュータである。２はＣＰＵ
内の重要情報を保存する元レジスタである。３は元レジ
スタ２の出力であるデータ出力Ｓ４を入力とし、元レジ
スタ２と同一のクロックで動作することで、元レジスタ
２の１サイクル前の情報を保持するコピーレジスタであ
る。４は正常認識信号となる書きこみプローブ信号Ｓ８
がアクティブの場合はデータ出力Ｓ４とコピーレジスタ
３の出力であるコピーレジスタ出力Ｓ５を比較せずに出
力は非アクティブのままで、非アクティブの場合にデー
タ出力Ｓ４とコピーレジスタ出力Ｓ５の値が異なってい
ればアクティブになり、異常サイクル完了信号Ｓ１１が
アクティブになれば非アクティブになることを特徴とす
る異常検出信号Ｓ９を出力する異常検出装置である。１
０はＰＬＡである。５はＰＬＡ１０から出力されるマイ
クロコードＳ１４を検知してＣＰＵが書き込みサイクル
であるときにシステムクロックＳ２に同期してアクティ
ブとなる書き込みサイクル信号Ｓ７と、異常検出信号Ｓ
９がアクティブであればアクティブとなり、異常サイク
ル完了信号Ｓ１１がアクティブになれば非アクティブと
なるウェイト信号Ｓ１０と、異常サイクル完了信号Ｓ１
１を源発振クロックＳ１に同期して一定の期間出力する
ことを特徴とするＣＰＵ制御装置である。６はウェイト
信号Ｓ１０が非アクティブの場合には源発振クロックＳ
１を、アクティブの場合には出力をハイレベルで保持す
る特性を有する、システムクロックＳ２を出力とする第
１のクロック制御装置である。７はシステムクロックＳ
２に同期して、書き込みサイクル信号Ｓ７を書き込みク
ロックＳ６として、および書き込みプローブ信号Ｓ８を
出力する書き込みタイミング発生装置である。８は異常
検出信号Ｓ９が非アクティブの場合には書き込みクロッ
クＳ６を、アクティブの場合には、源発信クロックＳ１
に同期した1クロックを選択入力クロックＳ１２として
出力し、選択入力クロックＳ１２は元レジスタ２とコピ
ーレジスタ３のクロックとなる第２のクロック制御装置
である。９は異常検出信号Ｓ９が非アクティブであれば
データ入力Ｓ３を、アクティブであればコピーレジスタ
出力Ｓ５を選択入力データＳ１３として出力するデータ
入力制御装置である。

【００１７】図２は、本発明のマイクロコンピュータの
動作を示した図である。

【００１８】以下、本発明の第１の実施の形態のマイク
ロコンピュータの動作について、図２を用いて説明す
る。

【００１９】図２において、I及びIIIは正常な書き込み
サイクルにおける動作である。まずマイクロコードＳ１
４により書き込みサイクルを示す“write”を検出する
と、ＣＰＵ制御装置５は書き込みサイクル信号Ｓ７を出
力する。また、書き込みタイミング発生装置７は、書き
込みサイクル信号Ｓ７をシステムクロックＳ２に同期し
て書き込みプローブ信号Ｓ８と、源発振クロックＳ１の
１サイクル分のセットアップタイムを確保した書き込み
クロックＳ６を出力する。異常検出信号Ｓ９が非アクテ
ィブである場合は、データ入力制御装置９はデータ入力
Ｓ３を選択入力データＳ１３として出力する。また、異
常検出信号Ｓ９が非アクティブである場合は、第２のク
ロック制御装置８は、書き込みクロックＳ６を選択入力
クロックＳ１２として出力する。元レジスタ２及びコピ
ーレジスタ３は、それぞれ選択入力データＳ１３とデー
タ出力Ｓ４に書きかえられて、それぞれデータ出力Ｓ４
とコピーレジスタ出力Ｓ５のように変化する。

【００２０】図２において、IIはノイズによる誤書き込
みが発生して、それを正常な値に書きかえる動作を示し
たサイクルである。このときＰＬＡ１０から出力される
マイクロコードＳ１４は、書き込み状態ではない事を示
す“Don’t care”である。ここで選択入力クロックＳ
１２にノイズが生じて、誤って元レジスタ２及びコピー
レジスタ３が、データ出力Ｓ４およびコピーレジスタ出
力Ｓ５のように書きかえられたとする。このとき書き込
みプローブ信号Ｓ８は非アクティブであり、異常検出装
置４が、データ出力Ｓ４とコピーレジスタ出力Ｓ５の相
違を検出することで、異常検出信号Ｓ９をアクティブと
する。異常検出信号Ｓ９がアクティブになると、第２の
クロック制御装置８は源発振クロックＳ１の１サイクル
を選択入力クロックＳ１２に出力し、同様にデータ入力
制御装置９は、選択入力データＳ１３としてコピーレジ
スタ出力Ｓ５を出力する。これにより、元レジスタ２は
正常であった１サイクル前のデータ、即ちコピーレジス
タ３に書き換えられる。また、ＣＰＵ制御装置５は、異
常検出信号Ｓ９がアクティブの間はウェイト信号Ｓ１０
を出力して、システムクロックＳ２は第１のクロック制
御装置６によりアクティブのまま保持される。ＣＰＵ制
御装置５はシステムクロックＳ２のエッジにより各種の
ＣＰＵ制御を行っており、その間ＣＰＵは制御が止まる
事になり、暴走状態を引き起こさない間に元レジスタ２
の書き換えが可能である。さらに、書き換えが正常に終
了したサイクルにおいて、異常サイクル信号Ｓ１１がア
クティブになると、異常検出信号Ｓ９が非アクティブと
なり、さらに異常検出信号Ｓ９が非アクティブになると
ウェイト信号Ｓ１０も非アクティブになる。これにより
ＣＰＵは正常な状態に復帰する事が可能である。

【００２１】以上の構成により、元レジスタ２が書き込
みサイクルでないタイミングで異常な値に変化しても、
１サイクル前の正常な値に書きなおす事が可能であり、
ＣＰＵの暴走を防ぐ事が可能である。

【００２２】（実施の形態２）図３は、本発明のマイク
ロコンピュータの第２の実施の形態における構成を表す
ブロック図である。

【００２３】図３において、１１は本発明の第２の実施
の形態に関わるマイクロコンピュータである。１２はＣ
ＰＵが割り込みを受理するタイミングでセットされる割
り込み受理レジスタである。１３は割り込み受理レジス
タ１２の出力であるデータ出力Ｓ２４を入力とし、割り
込み受理レジスタ１２と同一のクロックで動作すること
で、割り込み受理レジスタ１２の1サイクル前の情報を
保持することを特徴とするコピーレジスタである。１４
はスタック正常検知信号Ｓ２８がアクティブの場合はデ
ータ出力Ｓ２４とコピーレジスタ１３の出力であるコピ
ーレジスタ出力Ｓ２５を比較せずに出力は非アクティブ
のままで、非アクティブの場合に、データ出力Ｓ２４と
コピーレジスタ出力Ｓ２５の値が異なっていれば、例え
ばデータ出力Ｓ２４がアクティブかつコピーレジスタ出
力Ｓ２５が非アクティブな状態を検知した場合にアクテ
ィブになり、異常サイクル完了信号Ｓ３１がアクティブ
になれば非アクティブになることを特徴とする異常検出
信号Ｓ２９を出力する異常検出装置である。２１はＰＬ
Ａである。１５はＰＬＡ２１から出力されるマイクロコ
ードＳ３７を検知してＣＰＵが書き込みサイクルである
ときにシステムクロックＳ２２に同期してアクティブと
なる書き込みサイクル信号Ｓ２７と、異常検出信号Ｓ２
９がアクティブであればアクティブとなり、異常サイク
ル完了信号Ｓ３１がアクティブになれば非アクティブと
なるウェイト信号Ｓ３０と、異常サイクル完了信号Ｓ３
１を源発振クロックＳ２１に同期して一定の期間出力す
ることを特徴とするＣＰＵ制御装置である。１６はウェ
イト信号Ｓ３０が非アクティブの場合には源発振クロッ
クＳ２１を、アクティブの場合には出力をハイレベルで
保持する特性を有する、システムクロックＳ２２を出力
とするクロック制御装置である。１７はシステムクロッ
クＳ２２に同期して、書き込みサイクル信号Ｓ２７を書
き込みクロックＳ２６として出力する書き込みタイミン
グ発生装置である。１８は異常検出信号Ｓ２９が非アク
ティブの場合には書き込みクロックＳ２６を、アクティ
ブの場合には、源発信クロックＳ２１に同期した1クロ
ックを選択入力クロックＳ３２として出力し、選択入力
クロックＳ３２は割り込み受理レジスタ１２とコピーレ
ジスタ１３のクロックとなるクロック制御装置である。
１９は異常検出信号Ｓ２９が非アクティブであればデー
タ入力Ｓ２３を、アクティブであればコピーレジスタ出
力Ｓ２５を選択入力データＳ３３として出力するデータ
入力制御装置である。２０はスタックポインタ設定値Ｓ
３６が、スタックポインタ最大許容値Ｓ３４（上限）と
スタックポインタ最小許容値Ｓ３５（下限）間にあれ
ば、アクティブとなり、それ以外は非アクティブとなる
スタック正常検知信号Ｓ２８を出力するスタックポイン
タ正常書き込み判定装置である。

【００２４】第２の実施の形態に関わるマイクロコンピ
ュータの動作についてであるが、図２における符号で、
Ｓ１をＳ２１、Ｓ２をＳ２２、Ｓ３をＳ２３、Ｓ４をＳ
２４、Ｓ５をＳ２５、Ｓ６をＳ２６、Ｓ７をＳ２７、Ｓ
８をＳ２８、Ｓ９をＳ２９、Ｓ１０をＳ３０、Ｓ１１を
Ｓ３１、Ｓ１２をＳ３２、Ｓ１３をＳ３３、Ｓ１４をＳ
３７と置きかえればまったく同様の動作を行うので、説
明は省略する。

【００２５】以上の構成により、割り込み受理レジスタ
１２にスタックポインタが正常に設定されていない状態
で割り込み受理のフラグがセットされても、１サイクル
前の正常な値（リセット）に書きなおす事が可能であ
り、異常割り込みに起因するＣＰＵの暴走を防ぐ事が可
能である。

【００２６】（実施の形態３）図４は本発明のマイクロ
コンピュータの第３の実施の形態における構成を表すブ
ロック図である。

【００２７】図４において、４２は本発明の第３の実施
の形態に関わるマイクロコンピュータである。２２はＣ
ＰＵがＳＴＯＰモードやＨＡＬＴモードなどの低消費電
力モードに移行する場合にセットされたり、イベントカ
ウント待ち状態などの各種モードに設定するためのステ
ータスレジスタである。２３はステータスレジスタ２２
の出力であるデータ出力Ｓ４４を入力とし、ステータス
レジスタ２２と同一のクロックで動作することで、ステ
ータスレジスタ２２の1サイクル前の情報を保持するこ
とを特徴とするコピーレジスタである。２４は割込み正
常許可信号Ｓ４８がアクティブの場合はデータ出力Ｓ４
４とコピーレジスタ２３の出力であるコピーレジスタ出
力Ｓ４５を比較せずに出力は非アクティブのままで、非
アクティブの場合に、データ出力Ｓ４４とコピーレジス
タ出力Ｓ４５の値が異なっていればアクティブになり、
異常サイクル完了信号Ｓ５１がアクティブになれば非ア
クティブになることを特徴とする異常検出信号Ｓ４９を
出力する異常検出装置である。３１はＰＬＡである。２
５はＰＬＡ３１から出力されるマイクロコードＳ５８を
検知してＣＰＵが書き込みサイクルであるときにシステ
ムクロックＳ４２に同期してアクティブとなる書き込み
サイクル信号Ｓ４７と、異常検出信号がアクティブであ
ればアクティブとなり、異常サイクル完了信号Ｓ５１が
アクティブになれば非アクティブとなるウェイト信号Ｓ
５０と、異常サイクル完了信号Ｓ５１を源発振クロック
Ｓ４１に同期して一定の期間出力することを特徴とする
ＣＰＵ制御装置である。２６はウェイト信号Ｓ５０が非
アクティブの場合には源発振クロックＳ４１を、アクテ
ィブの場合には出力をハイレベルで保持する特性を有す
る、システムクロックＳ４２を出力とするクロック制御
装置である。２７はシステムクロックＳ４２に同期し
て、書き込みサイクル信号Ｓ４７を書き込みクロックＳ
４６として出力する書き込みタイミング発生装置であ
る。２８は異常検出信号Ｓ４９が非アクティブの場合に
は書き込みクロックＳ４６を、アクティブの場合には、
源発信クロックＳ４１に同期した1クロックを選択入力
クロックＳ５２として出力し、選択入力クロックＳ５２
はステータスレジスタ２２とコピーレジスタ２３のクロ
ックとなるクロック制御装置である。２９は異常検出信
号Ｓ４９が非アクティブであればデータ入力Ｓ４３を、
アクティブであればコピーレジスタ出力Ｓ４５を選択入
力データＳ５３として出力するデータ入力制御装置であ
る。３０は割込み許可フラグＳ５７がセットされ、かつ
請求項３に対応する第２の実施の形態（図３）に記載の
マイクロコンピュータにおけるスタック正常検知信号Ｓ
２８と同様の機能を有するスタック正常検知信号Ｓ５６
がアクティブであり、かつ割込み受理レベルＳ５４が割
込み許可レベルＳ５５より優先されている状態であれば
アクティブとなり、それ以外は非アクティブとなる割込
み正常許可信号Ｓ４８を出力する割込み受理判定装置で
ある。

【００２８】第３の実施の形態に関わるマイクロコンピ
ュータの動作についてであるが、図２における符号で、
Ｓ１をＳ４１、Ｓ２をＳ４２、Ｓ３をＳ４３、Ｓ４をＳ
４４、Ｓ５をＳ４５、Ｓ６をＳ４６、Ｓ７をＳ４７、Ｓ
８をＳ４８、Ｓ９をＳ４９、Ｓ１０をＳ５０、Ｓ１１を
Ｓ５１、Ｓ１２をＳ５２、Ｓ１３をＳ５３、Ｓ１４をＳ
５８と置きかえればまったく同様の動作を行うので、説
明は省略する。

【００２９】以上の構成により、ステータスレジスタ２
２に割込みが正常に許可されていない状態で低消費電力
モードへの移行フラグがセットされても、１サイクル前
の正常な値（リセット）に書きなおす事が可能であり、
ＣＰＵのクロックが停止する低消費電力モードにおい
て、割込みが受理されないためＣＰＵがハングアップす
るなどの不具合現象を防ぐ事が可能である。

【００３０】（実施の形態４）図５は、本発明のマイク
ロコンピュータの第４の実施の形態における構成を表す
ブロック図である。

【００３１】図５において、４１は本発明の第４の実施
の形態に関わるマイクロコンピュータである。３２はＣ
ＰＵの実行アドレスを指すプログラムカウンタである。
３３はプログラムカウンタ３２を構成するレジスタ数と
同じ数のレジスタからなり、プログラムカウンタ３２の
出力であるデータ出力Ｓ６４をそれぞれ入力とし、プロ
グラムカウンタ３２と同一のクロックで動作すること
で、プログラムカウンタ３２の1サイクル前の情報を保
持することを特徴とするコピーレジスタ群である。３４
は割込み受理サイクル信号Ｓ６８がアクティブの場合は
データ出力Ｓ６４とコピーレジスタ群３３の出力である
コピーレジスタ群出力Ｓ６５を比較せずに出力は非アク
ティブのままで、また割込み受理サイクル信号Ｓ６８が
非アクティブの場合に、データ出力Ｓ６４とコピーレジ
スタ群出力Ｓ６５の値を差分をとり、あらかじめ決まっ
ているプログラムカウンタの増加数（図５においては
ｉ）と同じであれば非アクティブで、異なっていればア
クティブとなり、異常サイクル完了信号Ｓ７１がアクテ
ィブになれば非アクティブになることを特徴とする異常
検出信号Ｓ６９を出力する異常検出装置である。４０は
ＰＬＡである。３５はＰＬＡ４０から出力されるマイク
ロコードＳ７４を検知してＣＰＵが書き込みサイクルで
あるときにシステムクロックＳ６２に同期してアクティ
ブとなる書き込みサイクル信号Ｓ６７と、異常検出信号
Ｓ６９がアクティブであればアクティブとなり、異常サ
イクル完了信号Ｓ７１がアクティブになれば非アクティ
ブとなるウェイト信号Ｓ７０と、割込み受理信号Ｓ７５
がアクティブになると、システムクロックＳ６１に同期
してアクティブとなる割込み受理サイクル信号Ｓ６８
と、異常サイクル完了信号Ｓ７１を源発振クロックＳ６
１に同期して一定の期間出力することを特徴とするＣＰ
Ｕ制御装置である。３６はウェイト信号Ｓ７０が非アク
ティブの場合には源発振クロックＳ６１を、アクティブ
の場合には出力をハイレベルで保持する特性を有する、
システムクロックＳ６２を出力とするクロック制御装置
である。３７はシステムクロックＳ６２に同期して、書
き込みサイクル信号Ｓ６７を書き込みクロックＳ６６と
して出力する書き込みタイミング発生装置である。３８
は異常検出信号Ｓ６９が非アクティブの場合には書き込
みクロックＳ６６を、アクティブの場合には、源発信ク
ロックＳ６１に同期した1クロックを選択入力クロック
Ｓ７２として出力し、選択入力クロックＳ７２はプログ
ラムカウンタ３２とコピーレジスタ群３３のクロックと
なるクロック制御装置である。３９は異常検出信号Ｓ６
９が非アクティブである場合に、割込み受理信号がアク
ティブであれば割込み先ＰＣ入力Ｓ６３を、非アクティ
ブであればデータ出力Ｓ６４にｉの加算を行ったプログ
ラムカウンタ３２の更新された値を選択入力データＳ７
３として出力し、異常検出信号Ｓ６９がアクティブであ
ればコピーレジスタ群出力Ｓ６５を選択入力データＳ７
３として出力するデータ入力制御装置である。

【００３２】第５の実施の形態に関わるマイクロコンピ
ュータの動作についてであるが、図２における符号で、
Ｓ１をＳ６１、Ｓ２をＳ６２、Ｓ３をＳ６３、Ｓ４をＳ
６４、Ｓ５をＳ６５、Ｓ６をＳ６６、Ｓ７をＳ６７、Ｓ
８をＳ６８、Ｓ９をＳ６９、Ｓ１０をＳ７０、Ｓ１１を
Ｓ７１、Ｓ１２をＳ７２、Ｓ１３をＳ７３、Ｓ１４をＳ
７４と置きかえればまったく同様の動作を行うので、説
明は省略する。

【００３３】以上の構成により、プログラムカウンタ３
２が、割込み受理サイクルでない場合に、あらかじめ決
まった定数以外のカウントアップを行った場合に、１サ
イクル前の正常なプログラムカウンタに書きなおす事が
可能であり、メモリの未実装領域アクセス等に起因する
ＣＰＵの暴走を防ぐ事が可能である。

【００３４】

【発明の効果】請求項１記載のマイクロコンピュータに
よれば、ＣＰＵ内の重要情報を保存する元レジスタと、
正常認識信号が非アクティブの場合には、元レジスタの
1サイクル前の情報を保持するコピーレジスタの値に書
き換えることで、書き込みクロックに外乱ノイズが発生
するなどして、元レジスタが誤情報に書き換わってしま
った場合でも、元の正常な値に書き戻すことが可能であ
る。

【００３５】請求項２記載のマイクロコンピュータによ
れば、請求項１と同様な効果がある。

【００３６】請求項３記載のマイクロコンピュータによ
れば、割り込み受理レジスタにスタックポインタが正常
に設定されていない状態で割り込み受理のフラグがセッ
トされても、１サイクル前の正常な値に書きなおす事が
可能であり、異常割り込みに起因するＣＰＵの暴走を防
ぐ事が可能である。

【００３７】請求項４記載のマイクロコンピュータによ
れば、ステータスレジスタに割込みが正常に許可されて
いない状態で低消費電力モードへの移行フラグがセット
されても、１サイクル前の正常な値に書きなおす事が可
能であり、ＣＰＵのクロックが停止する低消費電力モー
ドにおいて、割込みが受理されないためＣＰＵがハング
アップするなどの不具合現象を防ぐ事が可能である。

【００３８】請求項５記載のマイクロコンピュータによ
れば、プログラムカウンタが、割込み受理サイクルでな
い場合に、あらかじめ決まった定数以外のカウントアッ
プを行った場合に、１サイクル前の正常なプログラムカ
ウンタに書きなおす事が可能であり、メモリの未実装領
域アクセス等に起因するＣＰＵの暴走を防ぐ事が可能で
ある。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態に関わるマイクロコ
ンピュータの構成を表すブロック図である。

【図２】本発明のマイクロコンピュータの動作を示した
タイミング図である。

【図３】本発明の第２の実施の形態に関わるマイクロコ
ンピュータの構成を表すブロック図である。

【図４】本発明の第３の実施の形態に関わるマイクロコ
ンピュータの構成を表すブロック図である。

【図５】本発明の第４の実施の形態に関わるマイクロコ
ンピュータの構成を表すブロック図である。

【図６】従来のマイクロコンピュータの構成を表すブロ
ック図である。

【符号の説明】

１、１１、３２、４１、４３マイクロコンピュータ２、１２、２２、４６元レジスタ３、１３、２３コピーレジスタ４、１４、２４、３４異常検出装置５、１５、２５、３５、４７ＣＰＵ制御装置６、１６、２６、３６、４４第１のクロック制御装置７、１７、２７、３７、４５書き込みタイミング発生
装置８、１８、２８、３８第２のクロック制御装置９、１９、２９、３９データ入力制御装置１０、２１、３１、４０、４８ＰＬＡ２０スタックポインタ正常書き込み判定装置３０割込み受理判定装置３２プログラムカウンタ３３コピーレジスタ群

Claims

【特許請求の範囲】

【請求項１】ＣＰＵ内の重要情報を保存する元レジス
タと、前記元レジスタの1サイクル前の情報を保持する
コピーレジスタと、正常認識信号が非アクティブの場合
に、前記元レジスタの出力と前記コピーレジスタの出力
を比較して前記２つのレジスタの出力の値が異なってい
ればアクティブとし、異常サイクル完了信号がアクティ
ブになれば、非アクティブとなる異常検出信号を出力
し、前記正常認識信号がアクティブの場合は前記元レジ
スタの出力と前記コピーレジスタの出力を比較しない異
常検出装置と、ＣＰＵが書き込みサイクルであるときに
システムクロックに同期してアクティブとなる書き込み
サイクル信号と、前記異常検出信号に同期してアクティ
ブとなり、前記異常サイクル完了信号に同期して非アク
ティブとなるウェイト信号と、前記異常サイクル完了信
号を源発振クロックに同期して一定の期間出力するＣＰ
Ｕ制御装置と、前記ウェイト信号が非アクティブの場合
には前記源発振クロックを、前記ウェイト信号がアクテ
ィブの場合には出力をハイレベルで保持する前記システ
ムクロックを出力する第１のクロック制御装置と、前記
書き込みサイクル信号を前記システムクロックに同期し
て書き込みクロックとして出力する書き込みタイミング
発生装置と、前記異常検出信号が非アクティブの場合に
前記書き込みクロックを、アクティブの場合に前記源発
信クロックに同期した1クロックを前記元レジスタと前
記コピーレジスタのクロックとして出力する第２のクロ
ック制御装置と、前記異常検出信号が非アクティブであ
ればデータ入力を、アクティブであれば前記コピーレジ
スタの出力を選択入力データとして出力するデータ入力
制御装置とを備えたマイクロコンピュータ。
【請求項２】正常認識信号は、書き込みタイミング発
生装置が書き込みサイクル信号をシステムクロックに同
期したタイミングで出力する書き込みプローブ信号であ
る請求項１記載のマイクロコンピュータ。
【請求項３】元レジスタが割込みを受理することでセ
ットされる割り込み受理レジスタであり、異常検出装置
は、正常認識信号が非アクティブ時に、前記割り込み受
理レジスタのデータ出力がアクティブかつコピーレジス
タの出力が非アクティブな状態を検知した場合に、アク
ティブとなる異常検出信号を出力し、またスタックポインタ設定値がスタックポインタ最大許
容値とスタックポインタ最小許容値の間にあるか否かを
判定し、あればアクティブ、そうでない場合は非アクテ
ィブとなるスタック正常検知信号を出力するスタックポ
インタ正常書き込み判定装置を有し、前記正常認識信号は前記スタック正常検知信号である請
求項１記載のマイクロコンピュータ。
【請求項４】元レジスタがＣＰＵを低消費電力モード
やイベントカウント待ち状態などの各種モードに設定す
るためのステータスレジスタであり、異常検出装置は、正常認識信号が非アクティブ時に、前
記ステータスレジスタのデータ出力がアクティブかつコ
ピーレジスタの出力が非アクティブな状態を検知した場
合に、アクティブとなる異常検出信号を出力し、また割込み受理レベルが割込み許可レベルより上位の割
込みであり、かつスタック正常検知信号がアクティブで
あり、かつ割込み許可フラグがアクティブである場合の
みに、アクティブとなる割込み正常許可信号を出力する
割込み受理判定装置を有し、前記正常認識信号は前記割込み正常許可信号である請求
項１記載のマイクロコンピュータ。
【請求項５】元レジスタが複数のレジスタから構成さ
れるプログラムカウンタであり、コピーレジスタは複数のレジスタから構成されるコピー
レジスタ群であり、異常検出装置は、正常認識信号が非アクティブ時に、前
記プログラムカウンタと前記コピーレジスタ群の差分を
とり、あらかじめ決まっている定数以外である場合の
み、アクティブとなる異常検出信号を出力し、またＣＰＵ制御装置が割込み受理信号がアクティブとな
ったことを検知することで前記割込み受理サイクル信号
をアクティブにし、前記正常認識信号は前記割込み受理サイクル信号であ
り、またデータ入力制御装置は、前記異常検出信号が非アク
ティブで、かつ割込み受理信号が非アクティブである場
合には、前記プログラムカウンタのデータ出力をあらか
じめ決まっている定数分増加させた値を、前記割込み受
理信号がアクティブである場合は割り込み先ＰＣ入力
を、前記異常検出信号がアクティブである場合は前記コ
ピーレジスタ群の出力であるコピーレジスタ群出力を、
選択入力データとして出力する請求項１記載のマイクロ
コンピュータ。