JP2003248631A - メモリ制御回路及びメモリ制御方法 - Google Patents

Abstract

(57)【要約】 【課題】再書込実行タイミングを任意に設定でき、誤っ
た再書込タイミングを設定した場合にも自動的に変更し
て、特別意識することなく誤動作を防止する。 【解決手段】メモリ１と、メモリ読出データのエラー訂
正を行うと共にエラー訂正信号ＣＥを出力するＥＣＣデ
コーダ２と、ライトデータからＥＣＣコードを生成しメ
モリ１へ供給するＥＣＣエンコーダ７と、エラー訂正信
号ＣＥによりエラー訂正検出データ・エラー訂正検出ア
ドレスをそれぞれラッチする再書込データラッチ２１及
び再書込アドレスラッチ２２と、待機信号ＳＢにより待
機検出信号ＤＢを出力する待機検出回路２３と、待機検
出信号ＤＢと低速動作検出信号ＳＫとライト信号Ｗを入
力し複数の再書込タイミングの１つを任意に選択し再書
込割込要求信号ＳＩＴを出力する再書込タイミング制御
回路９と、再書込割込要求信号ＳＩＴの供給に応答して
割込信号ＩＴを発生するＩＮＴＣ回路３とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はメモリ制御回路及び
メモリ制御方法に関し、特にＥＣＣ（ＥｒｒｏｒＣｏｒ
ｒｅｃｔｉｏｎ Ｃｏｄｅ：エラー訂正符号）を付加し
たデータを扱うＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ
Ｒｅａｄｏｎｌｙ Ｍｅｍｏｒｙ：書き替え可能な不揮
発性メモリ）を内蔵するマイクロコンピュータ、特にシ
ングルチップマイクロコンピュータにおける訂正データ
再書込ためのメモリ制御回路及びメモリ制御方法に関す
る。

【０００２】

【従来の技術】近年この種のマイクロコンピュータに搭
載されるメモリ、特にＰＲＯＭの容量は、ますます大き
くなってきており、保持不良や消去レベルの上昇による
誤りデータの発生する確率が増大している。そこで、デ
ータビットに必要数のチエックビットから成るＥＣＣを
付加し、このＥＣＣのチエックによりデータに誤りがな
いことを保証するＥＣＣ処理回路付メモリが広く使われ
ている。

【０００３】このような、ＥＣＣ回路付きメモリを有す
るマイクロコンピュータは、一般的には時間が経過する
と発生するデータの保持不良が起こってもＥＣＣにより
正常なデータとして補正することができるが、近年、そ
の保持不良が発生したデータそのものを本来の正しいデ
ータへと再書き込みすることが要求されている。

【０００４】この要求に応えるために、例えば、特開２
００１―１４２２６号公報記載の従来の第１のメモリ制
御回路は、メモリセルからデータをリードした時にＥＣ
Ｃエンコーダによりエラー訂正が検出されると、ＥＣＣ
割込を指示するＥＣＣＩＮＴ信号を発生し、このＥＣＣ
ＩＮＴ信号をトリガとして、アドレスバスとデータバス
の現在のデータをアドレスバッファレジスタ（以下アド
レスバッファ）とライトバッファレジスタ（以下ライト
バッファ）にセットして割込を発生させ、現在の処理を
中断してアドレスバッファとライトバッファにセットさ
れているデータを用いて、直ちに再書込みを行う、エラ
ー訂正優先再書込タイミング処理を行う構成となってい
る。

【０００５】従来の第１のメモリ制御回路をブロックで
示す図８を参照すると、この従来の第１のメモリ制御回
路は、複数のＰＲＯＭセルで構成され通常のデータを保
持するメモリセル１１とＥＣＣエンコーダからのデータ
を格納するＥＣＣセル１２とメモリセル１１及びＥＣＣ
セル１２からの出力をラッチするデータラッチ１３とを
備えＥＣＣ機能を有するメモリ１と、データラッチ１３
の出力のエラー訂正を行うＥＣＣデコーダ２と、保持不
良が発生したことを表すＥＣＣＩＮＴ信号ＥＴを入力と
する割込コントローラ（ＩＮＴＣ）３０と、後述のアド
レスバッファ４とライトバッファ５の入力側のセレクタ
３１，３２と、周辺バス２９又はアドレスラッチ６の出
力からのアドレスを保持するアドレスバッファ４と、周
辺バス２９又はデータバス２７からの書き込みデータを
保持するライトバッファ５と、エラー訂正用データを生
成するＥＣＣエンコーダ７と、命令を実行するＣＰＵ８
とを備える。

【０００６】次に図８を参照して、従来の第１のメモリ
制御回路の動作について説明すると、通常、データ読出
をＣＰＵ８からのアドレス信号により実行し、アドレス
デコーダ（図示しない）はこのアドレスに応じたメモリ
セルを選択し、それに対して書込・読出手段（図示しな
い）は、ＣＰＵ８から周辺バス２９を経由するアドレス
信号と書込みデータにより任意のアドレスヘのデータ書
込を実行する。データ読出は、任意のアドレスに対応す
るデータをメモリセル部８から読出し、データラッチ１
３でラッチし、ＥＣＣデコーダ１を通りＣＰＵ８へ出力
する。

【０００７】このような通常の読出動作時に、メモリセ
ル部８のメモリセルの保持不良等に起因する読出データ
に誤りがある場合には、誤りが検出されると共に、その
データをＥＣＣデコーダ１が訂正する。もし、データ誤
りが保持不良の時には、保持不良割込信号となる検出信
号ＥＣＣＩＮＴ信号ＥＴが発生する。ＥＣＣＩＮＴ信号
ＥＴは、ＩＮＴＣ３０に供給され、ＩＮＴＣ３０はＣＰ
Ｕ８に対し、通常の読出動作を一時中断させ、データ書
込モードとなる割込処理を行う要求を行い、以後割込処
理が行われる。

【０００８】ＥＣＣＩＮＴ信号ＥＴは、セレクタ３１，
３２にも供給され、これらセレクタが切り替わる。アド
レスラッチ６に格納されている保持不良アドレスを再度
選択してアドレスバッファ４に格納するとともに、ＥＣ
Ｃデコーダ１の出力データ、すなわちデータバス２７を
介して送られた訂正データを選択してライトバッファ５
に格納する。

【０００９】従って、ＥＣＣＩＮＴ信号ＥＴが発生する
ことにより、保持不良アドレス、訂正済みデータがそれ
ぞれアドレスバッファ４、ライトバッファ５で保持さ
れ、上記書込・読出手段により保持不良アドレスヘ訂正
済みデータを再書込みする動作が行われる。

【００１０】訂正済みデータが再書込みされると、ＥＣ
ＣＩＮＴ信号ＥＴが取り消されるため、ＩＮＴＣ３０
は、ＣＰＵ８に対して割込処理の解除を指示し、以後通
常の読出動作に戻る。

【００１１】また、特開平５−３５６０８号公報記載の
従来の第２のメモリ制御回路を示す図９を参照すると、
この従来の第２のメモリ制御回路は、マイクロプログラ
ムアドレスを出力しマイクロプログラムパターンを取り
込み情報処理動作を行うプロセッサ１０１と、マイクロ
プログラムパターンを記憶する制御記憶１０２と、マイ
クロプログラムアドレスを監視しプロセッサ１が待機動
作中か否かを検出する待機動作検出回路１０３と、ＥＣ
Ｃ付マイクロプログラムのパターンのエラー検出を行う
エラー検出訂正回路１０４と、待機動作信号の供給に応
じてプロセッサ１０１のマイクロプログラムの実行を停
止させるエラー訂正制御回路１０５と、アドレスを保持
するアドレスレジスタ１０６を備え、プロセッサ１０１
が待機動作モードである場合のみエラー訂正を実行す
る、命令実行優先再書込タイミング機能を有する。

【００１２】図９を参照して従来の第２のメモリ制御回
路の動作について説明すると、プロセッサ１０１が、制
御記憶１０２からマイクロプログラムパターン（デー
タ）をリードした時に、エラー検出訂正回路４がエラー
訂正を検出するとエラー検出信号ＥＤを発生し、このエ
ラー検出信号ＥＤをトリガとしてエラー訂正制御回路１
０５がアドレスバス１１０の現状のアドレスデータをア
ドレスレジスタ１０６に保持する。プロセッサ１０１が
待機動作モードに入ると、待機動作検出回路１０３が待
機動作を検出し、エラー訂正制御回路１０５がアドレス
レジスタ１０６に保持されているデータを制御記憶１０
２のアドレス入力ＡＣとしてセットして、アドレス入力
ＡＣが示すアドレスのデータを使用して再書込動作を行
う。

【００１３】上述した従来の第１のメモリ制御回路は、
データの再書込を優先させるエラー訂正優先再書込処理
専用であり、また、従来の第２のメモリ制御回路は、現
在実行中の命令を優先させる命令実行優先再書込処理専
用であるので、これら従来の第１及び第２のメモリ制御
回路は、エラー訂正優先再書込処理及び命令実行優先再
書込処理のいずれかを任意に選択できる構成を有してい
ない。

【００１４】このため、いかなる場合においても、予め
設定されている１つの再書込タイミングでのみ以外は再
書込の実行が不可能という動作となる。その結果、ユー
ザが再書込のタイミングを任意に設定できないという欠
点がある。

【００１５】また、従来の第１のメモリ制御回路は、ユ
ーザが誤って命令実行を優先させたい命令実行優先処
理、例えば、規定の時間内に処理を完了させなければな
らないような処理に使用した場合、エラー訂正の発生に
応じて再書込の処理を実施してしまいシステムの異常を
引き起こす原因となりかねないという問題がある。

【００１６】また同様に、従来の第２のメモリ制御回路
は、ユーザーが誤ってエラー訂正対応の再書込処理を優
先させる必要がある、例えば低速動作モードのようなさ
らに保持不良が発生しやすくなるモードで使用した場
合、エラー訂正発生に応じて直ちに再書込処理を行わな
いとさらに保持不良が発生し、エラー訂正が効かなくな
る可能性があり、システムの異常を引き起こす原因にな
りかねないという問題もある。

【００１７】

【発明が解決しようとする課題】上述した従来の第１及
び第２のメモリ制御回路及びメモリ制御方法は、エラー
訂正が発生した場合、エラー訂正優先再書込処理及び命
令実行優先再書込処理のいずれを優先させるかを任意に
選択できないため、いかなる場合においても、予め設定
されている１つの再書込タイミングでのみ以外では再書
込の実行が不可能であり、従ってユーザが再書込のタイ
ミングを任意に設定できないという欠点があった。

【００１８】従ってエラー訂正優先再書込処理及び命令
実行優先再書込処理の両方を必要とする場合これらの各
々に対応する独立の２つのメモリ制御回路を必要とし、
回路規模が大きくなるという欠点があった。

【００１９】また、従来の第１のメモリ制御回路及びメ
モリ制御方法は、ユーザが誤って命令実行優先処理に使
用した場合、エラー訂正の発生に応じて再書込の処理を
実施してしまいシステムの異常を引き起こす原因となり
かねないという欠点があった。

【００２０】また同様に、従来の第２のメモリ制御回路
及びメモリ制御方法は、ユーザーが誤って低速動作モー
ドのようなエラー訂正優先処理を必要とする動作モード
で使用した場合、エラー訂正発生に応じて直ちに再書込
処理を行わないとさらに保持不良が発生し、エラー訂正
が効かなくなる可能性があり、システムの異常を引き起
こす原因になりかねないという欠点があった。

【００２１】本発明の目的は、ユーザ自身で再書込実行
タイミングを任意に設定でき、また、誤った再書込タイ
ミングを設定した場合にも自動的に再書込タイミングを
変更でき、ユーザが特別意識することなく誤動作につな
がる動作を防止できるメモリ制御回路及びメモリ制御方
法を提供することにある。

【００２２】

【課題を解決するための手段】請求項１記載の発明のメ
モリ制御回路は、ＥＣＣ（エラー訂正符号）を付加した
データを扱うＥＣＣ回路付書き替え可能な不揮発性メモ
リ（ＰＲＯＭ）と、前記ＥＣＣ回路における前記ＥＣＣ
のエラーの検出に対応するエラー訂正の発生時に前記メ
モリに訂正データを再書込する再書込手段とを有するメ
モリ制御回路において、前記再書込手段が、ＣＰＵのプ
ログラムの実行状態を表すプログラム状態信号の供給を
受け、前記エラー訂正の発生時に予め設定した複数の前
記再書込のタイミングの１つを任意に選択して前記再書
込のための割込を要求する再書込割込要求信号を出力す
る再書込タイミング制御回路を備えて構成されている。

【００２３】また、請求項２記載の発明は、請求項１記
載のメモリ制御回路において、前記複数の再書込タイミ
ングが、前記エラー訂正が発生しても命令実行処理を優
先させる第１の再書込タイミングと、前記エラー訂正が
発生したとき直ちに再書込みを行うエラー訂正処理を優
先させる第２の再書込タイミングと、ＣＰＵの待機状態
の期間を利用して再書込を行う第３の再書込タイミング
とを含み、前記再書込タイミング制御回路が、前記ＣＰ
Ｕの予め設定した最低通常動作周波数以下の低周波のク
ロックで動作で動作する低速動作モードを表す信号であ
る低速動作検出信号の供給に応答して前記再書込タイミ
ングの選択の如何に関わらず自動的に前記第２の再書込
タイミングに変更する優先制御回路を備えて構成されて
いる。

【００２４】請求項３記載の発明のメモリ制御回路は、
複数のＰＲＯＭセルで構成され通常のデータを保持する
メモリセルと後述のＥＣＣ（エラー訂正符号）エンコー
ダからのデータを格納するＥＣＣセルと前記メモリセル
及び前記ＥＣＣセルからの出力をラッチするデータラッ
チとを備えＥＣＣ機能を有するメモリと、前記メモリか
らの読出データを保持するデータラッチの出力のエラー
訂正を行うとともに前記エラー訂正動作に応答してエラ
ー訂正信号を出力するＥＣＣデコーダと、後述の割込制
御回路からの割込信号により前記周辺バスと再書込アド
レスラッチの各々からのアドレスデータの一方を選択す
る第１のセレクタと、前記割込信号により周辺バスと後
述の再書込データラッチの出力の各々のデータの一方を
選択する第２のセレクタと、前記第１のセレクタの出力
データを入力し保持するアドレスバッファと、前記第２
のセレクタの出力データを保持するライトバッファと、
前記ライトバッファの出力データから前記エラー訂正用
データであるＥＣＣコードを生成し前記メモリへ供給す
る前記ＥＣＣエンコーダと、プログラム命令を実行する
ＣＰＵと、再書込信号の供給に応じて前記アドレスバッ
ファのアドレスデータとアドレスバスのアドレスの一方
を選択して前記メモリへ供給する第３のセレクタと、前
記エラー訂正信号の供給に応じてエラー訂正が検出され
たデータを再書込みされるまでラッチする再書込データ
ラッチと、前記エラー訂正信号の供給に応じて前記エラ
ー訂正が検出されたアドレスを再書込みするまでラッチ
する再書込アドレスラッチと、プログラムの実行状態を
示すプログラム状態信号の供給を受け予め設定した複数
の再書込タイミングの１つを任意に選択し再書込割込要
求信号を出力する再書込タイミング制御回路と、前記再
書込割込要求信号の供給に応答して再書込み用の割込信
号を発生する前記割込制御回路とを備えて構成されてい
る。

【００２５】また、請求項４記載の発明は、請求項３記
載のメモリ制御回路において、前記ＣＰＵの待機状態時
に出力される待機信号の供給に応答して待機検出信号を
出力する待機検出回路を備え、前記プログラム状態信号
が、前記待機検出信号と前記ＣＰＵの低速動作モードで
の実行に応じて発生し前記再書込のタイミングの１つと
して入力する低速動作検出信号と特定の命令を実行した
ときに発生するライト信号とを含むことを特徴とするも
のである。

【００２６】また、請求項５記載の発明は、請求項３記
載のメモリ制御回路において、前記再書込タイミング制
御回路が、前記メモリからのデータ読出時に前記ＥＣＣ
デコーダのエラー訂正の検出に応じて発生した前記エラ
ー訂正信号を再書込が行われるまで保持しエラー訂正フ
ラグ信号を出力するエラー訂正フラグと、前記複数の再
書込タイミングである第１，第２及び第３の再書込タイ
ミングの１つを選択するための再書込タイミング指示を
設定する再書込タイミング選択レジスタと、設定された
前記再書込タイミング指示に応じて前記第１，第２及び
第３の再書込タイミングの１つを選択し再書込要求信号
を出力する再書込タイミングセレクタと、前記ＣＰＵの
低速動作モードでの実行に応じて発生する低速動作検出
信号の供給に応答して前記再書込タイミング選択レジス
タが設定した前記再書込タイミング指示に優先して前記
第２の再書込タイミングを選択する優先再書込タイミン
グ指示を再設定する優先制御回路と、設定された前記再
書込タイミング指示又前記優先再書込タイミング指示に
応じて再書込タイミングの１つを選択し再書込要求信号
を出力する再書込タイミングセレクタと、前記エラー訂
正フラグ信号がイネーブルとなり前記再書込要求信号が
発生したときに前記割込制御回路に対して再書込割込要
求信号を供給するイネーブル回路とを備えて構成されて
いる。

【００２７】また、請求項６記載の発明は、請求項４記
載のメモリ制御回路において、前記再書込タイミング制
御回路が、前記ＣＰＵの命令により特定の命令を実行し
たときに発生するライト信号の供給に応答して設定され
前記第１の再書込タイミングの再書込要求を出力する再
書込要求レジスタを備えて構成されている。

【００２８】また、請求項７記載の発明は、請求項３記
載のメモリ制御回路において、前記プログラム状態信号
が前記ＣＰＵのシステム管理モードの動作に応じて出力
されるシステム管理信号を含み、前記再書込タイミング
制御回路が、前記システム管理信号の供給に応じてエラ
ー訂正が発生したとき前記複数の再書込タイミングの選
択如何に関わらず前記再書込タイミングを命令実行を優
先させる再書込タイミングに自動的に変更することを特
徴とすることを特徴とするものである。

【００２９】また、請求項８記載の発明は、請求項３記
載のメモリ制御回路において、下限アドレスを任意に設
定できる下限アドレスレジスタと、上限アドレスを任意
に設定できる上限アドレスレジスタと、現在プログラム
実行中の実行アドレスが前記上限及び下限アドレスの各
々とを比較し、前記実行アドレスが上限及び下限アドレ
スの範囲内であれば前記エラー訂正に対応する前記再書
込を指示する再書込指示信号を発生するアドレス比較回
路とを備え、前記プログラム状態信号が、前記再書込指
示信号と前記ＣＰＵの低速動作モードでの実行に応じて
発生し前記再書込のタイミングの１つとして入力する低
速動作検出信号と特定の命令を実行したときに発生する
ライト信号とを含むことを特徴とするものである。

【００３０】請求項９記載の発明のメモリ制御方法は、
ＥＣＣ（エラー訂正符号）を付加したデータを扱うＥＣ
Ｃ回路付書き替え可能な不揮発性メモリ（ＰＲＯＭ）
に、前記ＥＣＣ回路における前記ＥＣＣのエラーの検出
に応じたエラー訂正の発生時に訂正データを再書込する
メモリ制御方法において、予め前記再書込のタイミング
である複数の再書込タイミングを設定し、ＣＰＵのプロ
グラムの実行状態を表すプログラム状態信号の供給に応
答して前記エラー訂正の発生時に予め設定した前記複数
の再書込タイミングの１つを任意に選択して前記再書込
のための割込を要求する再書込割込要求信号を出力する
ことを特徴とするものである。

【００３１】また、請求項１０記載の発明は、請求項９
記載のメモリ制御方法において、前記複数の再書込タイ
ミングが、前記エラー訂正が発生しても命令実行処理を
優先させる第１の再書込タイミングと、前記エラー訂正
が発生したとき直ちに再書込みを行うエラー訂正処理を
優先させる第２の再書込タイミングと、ＣＰＵの待機状
態の期間を利用して再書込を行う第３の再書込タイミン
グとを含み、前記ＣＰＵの予め設定した最低通常動作周
波数以下の低周波のクロックで動作で動作する低速動作
モードを表す信号である低速動作検出信号の供給に応答
して前記再書込タイミングの選択の如何に関わらず自動
的に前記第２の再書込タイミングに変更する優先制御を
行うことを特徴とするものである。

【００３２】請求項１１記載の発明のメモリ制御回路
は、ＥＣＣ（エラー訂正符号）を付加したデータを扱う
ＥＣＣデコーダ付書き替え可能な不揮発性メモリ（ＰＲ
ＯＭ：以下メモリ）に、前記ＥＣＣデコーダにおける前
記ＥＣＣのエラーの検出に応じたエラー訂正の発生時に
訂正データを再書込するメモリ制御方法において、前記
メモリから命令又はデータを読出すデータ読出ステップ
と、前記読出データに前記エラーが有る場合前記ＥＣＣ
デコーダにおいて前記エラー訂正を行うエラー訂正ステ
ップと、エラー訂正が有ったかの判定を行うエラー訂正
有り判定ステップと、前記エラー訂正有り判定ステップ
でＹｅｓの場合、エラー訂正信号を発生するエラー訂正
信号発生ステップと、前記エラー訂正信号の供給に応答
してエラー訂正の発生したアドレス及びデータの各々を
ラッチ・保持するとともに前記エラー訂正信号を保持す
るアドレス、データ及びエラー訂正信号保持ステップ
と、前記エラー訂正有り判定ステップでＮｏの場合、エ
ラー訂正フラグがセットされているかを判定し、Ｎｏの
場合、再書込を行わない再書込非実行処理ステップに分
岐し、Ｙｅｓの場合後述の再書込タイミング選択ステッ
プに進むエラー訂正フラグセット判定ステップと、予め
設定した第１，第２及び第３の再書込タイミングの１つ
を選択しこの選択に従い後述する第１，第２及び第３の
再書込タイミング処理ステップの１つに分岐する再書込
タイミング処理選択ステップと、前記第１の再書込タイ
ミングが選択されているかの判定を行い、Ｙｅｓの場合
前記第１の再書込タイミング処理に進む第１の再書込タ
イミング選択判定ステップと、前記第２の再書込タイミ
ングが選択されているかの判定を行い、Ｙｅｓの場合前
記第２の再書込タイミング処理に進む第２の再書込タイ
ミング選択判定ステップと、前記第３の再書込タイミン
グが選択されているかの判定を行い、Ｙｅｓの場合前記
第３の再書込タイミング処理に進む第３の再書込タイミ
ング選択判定ステップと有することを特徴とするもので
ある。

【００３３】また、請求項１２記載の発明は、請求項１
１記載のメモリ制御方法において、前記第１の再書込タ
イミングが、前記エラー訂正が発生しても命令実行処理
を優先させる命令実行処理優先再書込タイミングであ
り、前記第２の再書込タイミングが、前記エラー訂正が
発生したとき直ちに再書込みを行うエラー訂正処理を優
先させるエラー訂正優先処理再書込タイミングであり、
前記第３の再書込タイミングが、ＣＰＵの待機状態の期
間を利用して再書込を行う再書込タイミングであること
を特徴とするものである。

【００３４】また、請求項１３記載の発明は、請求項１
１記載のメモリ制御方法において、前記第１の再書込タ
イミング処理が、ＣＰＵが低速で命令を実行する低速動
作中であることを示す低速動作検出信号が発生している
かを判定する第１の低速動作中判定ステップと、前記低
速動作中判定ステップでＹｅｓの場合、再書込要求レジ
スタがセットされているかを判定しＹｅｓの場合は後述
の再書込処理に進み、Ｎｏの場合は後述の再書込非実行
処理に進む再書込要求レジスタセット判定ステップと、
前記低速動作中判定ステップでＮｏの場合、自動的に前
記第２の再書込タイミング処理を選択するよう変更し前
記再書込処理に進む第１の再書込タイミング変更ステッ
プとを有し、前記第２の再書込タイミング処理が、前記
低速動作検出信号が発生しているかを判定しＮｏの場合
は前記再書込処理に進む第２の低速動作中判定ステップ
と、前記第２の低速動作中判定ステップでＹｅｓの場
合、前記第１の再書込タイミング変更ステップと同一処
理を行う第２の再書込タイミング変更ステップとを有
し、前記第３の再書込タイミング処理が、前記低速動作
検出信号が発生しているかを判定する第３の低速動作中
判定ステップと、前記第３の低速動作中判定ステップで
Ｎｏの場合、待機状態を検出しているかを判定しＹｅｓ
の場合は前記再書込処理に進み、Ｎｏの場合は前記再書
込非実行処理に分岐する待機状態検出ステップと、前記
第３の低速動作中判定ステップでＹｅｓの場合、前記第
１の再書込タイミング変更ステップと同一処理を行う第
３の再書込タイミング変更ステップとを有し、前記再書
込処理が、前記エラー訂正フラグがセットされているか
を判定し、Ｎｏの場合は前記再書込非実行処理に分岐す
るエラー訂正フラグセット判定ステップと、前記エラー
訂正フラグセット判定ステップでＹｅｓの場合、再書込
割込要求信号を出力する再書込割込要求ステップと、前
記再書込割込要求信号の供給に応答して再書込のための
割込信号を出力する割込信号出力ステップと、前記アド
レス、データ及びエラー訂正信号保持ステップで保持し
たアドレス及びデータを書込み前記再書込非実行処理に
進む再書込実行ステップとを有し、前記再書込非実行処
理が、前記ＣＰＵが命令を実行する命令実行ステップ
と、アドレスを次の命令のアドレスに設定する次アドレ
ス設定ステップと、スタートへ戻るスタート回帰ステッ
プとを有することを特徴とするものである。

【００３５】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して詳細に説明する。

【００３６】本実施の形態のメモリ制御回路及びメモリ
制御方法は、ＥＣＣ（エラー訂正符号）を付加したデー
タを扱うＥＣＣ回路付書き替え可能な不揮発性メモリ
（ＰＲＯＭ）と、上記ＥＣＣ回路における前記ＥＣＣの
エラーの検出に対応するエラー訂正の発生時に前記メモ
リに訂正データを再書込する再書込手段とを有するメモ
リ制御回路において、上記再書込手段が、ＣＰＵのプロ
グラムの実行状態を表すプログラム状態信号の供給を受
け、上記エラー訂正の発生時に予め設定した複数の上記
再書込のタイミングの１つを任意に選択して上記再書込
のための割込を要求する再書込割込要求信号を出力する
再書込タイミング制御回路を備えることを特徴とするも
のである。

【００３７】次に、本発明の第１の実施の形態を図８と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図１を参照すると、この図に示す本実
施の形態のメモリ制御回路は訂正データ再書込手段を有
するシングルチップコンピュータであり、従来の第１の
メモリ制御回路と共通の複数のＰＲＯＭセルで構成され
通常のデータを保持するメモリセル１１と後述のＥＣＣ
エンコーダ７からのデータを格納するＥＣＣセル１２と
メモリセル１１及びＥＣＣセル１２からの出力をラッチ
するデータラッチ１３とを備えＥＣＣ機能を有するメモ
リ１と、メモリ１からの読出データを保持するデータラ
ッチ１３の出力のエラー訂正を行うとともにエラー訂正
動作に応じてエラー訂正信号ＣＥを出力するＥＣＣデコ
ーダ２と、後述のＩＮＴＣ３からの割込信号ＩＴの供給
に応じて周辺バス２９と後述の再書込データラッチ２１
の出力の各々のデータの一方を選択するセレクタ３２
と、割込信号ＩＴの供給に応じて周辺バス２９と再書込
アドレスラッチ２２の各々からのアドレスデータの一方
を選択するセレクタ３１と、セレクタ３１の出力データ
を入力し保持するアドレスバッファ４と、セレクタ３２
の出力データを保持するライトバッファ５と、ライトバ
ッファ５の出力データからエラー訂正用データであるＥ
ＣＣコードを生成しメモリ１へ供給するＥＣＣエンコー
ダ７と、プログラム命令を実行するＣＰＵ８とに加え
て、再書込信号ＳＷの供給に応じてアドレスバッファ４
のアドレスデータとアドレスバス２８のアドレスの一方
を選択してメモリ１へ供給するセレクタ３３と、エラー
訂正信号ＣＥの供給に応じてエラー訂正検出されたデー
タを再書込みされるまでラッチする再書込データラッチ
２１と、エラー訂正信号ＣＥの供給に応じてエラー訂正
が検出されたアドレス（以下、エラー訂正検出アドレ
ス）を再書込みされるまでラッチする再書込アドレスラ
ッチ２２と、ＣＰＵ８が待機状態のとき出力される待機
信号ＳＢの供給に応答して待機検出信号ＤＢを出力する
待機検出回路２３と、待機検出信号ＤＢと再書込のタイ
ミングの１つとして入力する低速動作検出信号ＳＫと特
定の命令を実行したときに発生するライト信号Ｗとを含
むプログラムの実行状態を示すプログラム状態信号の供
給を受け予め設定した複数の再書込タイミングの１つを
任意に選択し再書込割込要求信号ＳＩＴを出力する再書
込タイミング制御回路９と、再書込割込要求信号ＳＩＴ
の供給に応答して再書込み用の割込信号ＩＴを発生する
ＩＮＴＣ回路３とを備える。

【００３８】再書込タイミング制御回路９の構成をブロ
ックで示す図２を参照すると、この再書込タイミング制
御回路９は、メモリ１からのデータ読出時にＥＣＣデコ
ーダ２がエラー訂正を検出すると発生するエラー訂正信
号ＣＥを再書込が行われるまで保持しエラー訂正フラグ
信号ＦＥを出力するエラー訂正フラグ９１と、再書込を
行うタイミングである再書込タイミングＴ０，Ｔ１，Ｔ
２（以下総括してＴ）の１つを選択するための再書込タ
イミング指示ＰＴを設定する再書込タイミング選択レジ
スタ９２と、ＣＰＵ８の低速動作モードでの実行を検出
すると発生する低速動作検出信号ＳＫの供給に応答して
再書込タイミング選択レジスタ９２が設定した再書込タ
イミング指示ＰＴに優先して再書込タイミングＴ１を選
択する再書込タイミング指示ＰＰＴを再設定する優先制
御回路９３と、設定された再書込タイミング指示ＰＴ又
はＰＰＴに応じて再書込タイミングの１つを選択し再書
込要求信号ＷＲを出力する再書込タイミングセレクタ９
４と、エラー訂正フラグ信号ＦＥがイネーブルとなり再
書込要求信号ＷＲが発生したときにＩＮＴＣ３に対して
再書込割込要求信号ＳＩＴを発生するイネーブル回路９
５と、周辺バス２９を経由して入力したＣＰＵ８の命令
によりライト信号Ｗの供給に応答して設定され再書込タ
イミングＴ０の再書込要求を出力する再書込要求レジス
タ９６とを備える。

【００３９】本実施の形態の処理である本実施の形態の
メモリ制御方法をフローチャートで示す図３〜図５を参
照すると、メモリ１から命令又はデータを読出すデータ
読出ステップＳ１と、読出データにエラーが有る場合Ｅ
ＣＣデコーダ２においてエラー訂正を行うエラー訂正ス
テップＳ２と、エラー訂正が有ったかの判定を行うエラ
ー訂正有り判定ステップＳ３と、ステップＳ３でＹｅｓ
の場合、エラー訂正信号ＣＥを発生するエラー訂正信号
発生ステップＳ４と、エラー訂正信号ＣＥの供給に応答
して再書込アドレスラッチ２２及び再書込データラッチ
２１の各々がエラー訂正の発生したアドレス及びデータ
の各々をラッチ・保持するとともに再書込タイミング制
御回路９がエラー訂正信号ＣＥを保持するアドレス、デ
ータ及びエラー訂正信号保持ステップＳ６と、ステップ
Ｓ３でＮｏの場合、エラー訂正フラグ９１がセットされ
ているかを判定し、Ｎｏの場合、再書込を行わない処理
（再書込非実行処理）であるステップＳ２３〜Ｓ２５か
ら成る分岐Ｅ処理に分岐し、Ｙｅｓの場合後述の再書込
タイミング選択ステップＳ７に進むエラー訂正フラグセ
ット判定ステップＳ５と、予め設定した再書込タイミン
グＴ０，Ｔ１，Ｔ２の１つを選択しこの選択に従いこれ
ら再書込タイミングＴ０，Ｔ１，Ｔ２の各々の処理ステ
ップＳ８〜Ｓ１０の１つに分岐する再書込タイミング処
理選択ステップＳ７と、再書込タイミングＴ０が選択さ
れているかの判定を行い、Ｙｅｓの場合ステップＳ１１
〜Ｓ１３から成る再書込タイミングＴ０処理（分岐Ａ処
理）に進みＮｏの場合ステップＳ９に進む再書込タイミ
ングＴ０選択判定ステップＳ８と、再書込タイミングＴ
１が選択されているかの判定を行い、Ｙｅｓの場合ステ
ップＳ１４，Ｓ１５から成る再書込タイミングＴ１処理
（分岐Ｂ処理）に進みＮｏの場合ステップＳ１０に進む
再書込タイミングＴ１選択判定ステップＳ９と、再書込
タイミングＴ２が選択されているかの判定を行い、Ｙｅ
ｓの場合ステップＳ１６〜Ｓ１８から成る再書込タイミ
ングＴ２処理（分岐Ｃ処理）に進みＮｏの場合上記再書
込タイミングＴ０処理に進む再書込タイミングＴ２選択
判定ステップＳ１０とを有する。

【００４０】ここで、再書込タイミングＴ０は、エラー
訂正が発生しても命令実行処理を優先させる再書込タイ
ミングであり、再書込タイミングＴ１は、エラー訂正が
発生したとき直ちに再書込みを行う、すなわち、エラー
訂正処理を優先させるとともにハード的に最適な再書込
タイミングであり、再書込タイミングＴ２は、ＣＰＵ８
の待機状態の期間を利用して再書込を行う再書込タイミ
ングである。

【００４１】また、低速動作検出信号ＳＫが検出された
とき、優先制御回路９３は、再書込タイミングＴ０、Ｔ
１，Ｔ２のいずれに設定されていても自動的にエラー訂
正対応の再書込動作を優先させる再書込タイミングＴ１
に変更する。

【００４２】再書込タイミングＴ０処理（分岐Ａ処理）
をフローチャートで示す図４（Ａ）を参照すると、この
分岐Ａ処理は、ＣＰＵ８が低速で命令を実行する低速動
作中であることを示す低速動作検出信号ＳＫが発生して
いるかを判定しＹｅｓの場合はステップＳ１２へ進みＮ
ｏの場合はステップＳ１３に進む低速動作中判定ステッ
プＳ１１と、再書込要求レジスタ９６がセットされてい
るかを判定しＹｅｓの場合は再書込処理（分岐Ｄ処理）
ステップＳ１９〜Ｓ２２に進みＮｏの場合は、再書込非
実行処理である分岐Ｅ処理に分岐する再書込要求レジス
タセット判定ステップＳ１２と、優先制御回路９３によ
り自動的に再書込タイミングＴ１処理を選択するよう変
更し分岐Ｄ処理に進む再書込タイミングＴ１変更ステッ
プＳ１３とを有する。

【００４３】再書込タイミングＴ１処理（分岐Ｂ処理）
をフローチャートで示す図４（Ｂ）を参照すると、この
分岐Ｂ処理は、低速動作検出信号ＳＫが発生しているか
を判定しＹｅｓの場合はステップＳ１５へ進みＮｏの場
合は分岐Ｄ処理に進む低速動作中判定ステップＳ１４
と、自動的に再書込タイミングＴ１処理を選択するよう
変更し分岐Ｄ処理に進む再書込タイミングＴ１変更ステ
ップＳ１５とを有する。

【００４４】再書込タイミングＴ２処理（分岐Ｃ処理）
をフローチャートで示す図４（Ｃ）を参照すると、この
分岐Ｃ処理は、低速動作検出信号ＳＫが発生しているか
を判定しＹｅｓの場合はステップＳ１８へ進みＮｏの場
合はステップＳ１７に進む低速動作中判定ステップＳ１
６と、待機検出回路２３により待機状態を検出している
かを判定しＹｅｓの場合は再書込処理である分岐Ｄ処理
に進みＮｏの場合は、再書込非実行処理である分岐Ｅ処
理に分岐する待機状態検出ステップＳ１７と、自動的に
再書込タイミングＴ１処理を選択するよう変更し分岐Ｄ
処理に進む再書込タイミングＴ１変更ステップＳ１８と
を有する。

【００４５】再書込処理（分岐Ｄ処理）をフローチャー
トで示す図５（Ａ）を参照すると、この分岐Ｄ処理は、
エラー訂正フラグ９１がセットされているかを判定しＹ
ｅｓの場合はステップＳ２０に進みＮｏの場合は分岐Ｅ
処理に進むエラー訂正フラグセット判定ステップＳ１９
と、再書込割込要求信号ＳＩＴを出力する再書込割込要
求ステップＳ２０と、再書込割込要求信号ＳＩＴの供給
に応答して再書込のための割込信号ＩＴを出力する割込
信号出力ステップＳ２１と、アドレス、データ及びエラ
ー訂正信号保持ステップＳ６で保持したアドレス及びデ
ータを書込み分岐Ｅ処理に進む再書込実行ステップＳ２
２とを有する。

【００４６】再書込非実行処理（分岐Ｅ処理）をフロー
チャートで示す図５（Ｂ）を参照すると、この分岐Ｅ処
理は、ＣＰＵ８が命令を実行する命令実行ステップＳ２
３と、アドレスを次の命令のアドレスに設定する次アド
レス設定ステップＳ２４と、スタートへ戻るスタート回
帰ステップＳ２５とを有する。

【００４７】次に、図１，図２及び図３〜図５を参照し
て本実施の形態の動作について説明すると、まず、ＣＰ
Ｕ８が、メモリ１から命令又はデータを読出したときに
（ステップＳ１）、ＥＣＣデコーダ２においてエラー訂
正が発生した場合、ＥＣＣデコーダ２はエラー訂正信号
ＣＥを発生する（ステップＳ２，Ｓ３，Ｓ４）。

【００４８】エラー訂正信号ＣＥが発生したとき、この
エラー訂正信号ＣＥをトリガとして、再書込アドレスラ
ッチ２２及び再書込データラッチ２１の各々はエラー訂
正の発生したアドレス及びデータの各々をラッチし保持
する。またエラー訂正信号ＣＥは再書込タイミング制御
回路９に供給され、再書込タイミング制御回路９は、エ
ラー訂正フラグ９１に再書込み処理を行うまでエラー訂
正信号ＣＥを保持する（ステップＳ６）。

【００４９】この状態において、再書込タイミング制御
回路９内の再書込タイミング選択レジスタ９２により選
択した再書込タイミングに従い再書込タイミングセレク
タ９４の入力を選択し、それぞれの選択した再書込タイ
ミングＴの処理に分岐する（ステップＳ７）。

【００５０】まず、エラー訂正が発生したとき直ちに再
書込みを行いたい場合、予め再書込タイミング選択レジ
スタ９２にて再書込タイミングＴ１を選択する設定（Ｔ
１選択ステップＳ９）とする。これにより、エラー訂正
信号ＣＥが発生したとき再書込タイミングセレクタ９４
は再書込タイミングＴ１の選択に応じて直ちに再書込み
のための割込要求ＷＲを発生し、イネーブル回路９５が
割込再書込要求信号ＳＩＴを発生してＩＮＣＴ３に供給
し、ＩＮＣＴ３は割込信号ＩＴをＣＰＵ８に供給し、Ｃ
ＰＵ８は割込信号ＩＴの供給に応じて割込ルーチン内で
データの再書込みを行う（ステップＳ１４，Ｓ１９〜Ｓ
２２）。

【００５１】また、エラー訂正が発生しても命令実行処
理を優先させたい場合、予め再書込タイミング選択レジ
スタ９２にて再書込タイミングＴ０を選択する設定（Ｔ
０選択ステップＳ８）とする。これにより、一連の命令
処理が終了しからプログラム命令で再書込要求レジスタ
９６に再書込要求を設定すれば、エラー訂正信号ＣＥ対
応のエラー訂正フラグ信号ＦＥが検出されている場合、
再書込タイミングセレクタ９４は再書込タイミングＴ０
の選択に応じて直ちに再書込みのための割込要求ＷＲを
発生し、イネーブル回路９５が割込再書込要求信号ＳＩ
Ｔを発生してＩＮＣＴ３に供給し、ＩＮＣＴ３は割込信
号ＩＴをＣＰＵ８に供給し、ＣＰＵ８は割込信号ＩＴの
供給に応じて割込ルーチン内でデータの再書込みを行う
（ステップＳ１１，Ｓ１２〜Ｓ１９〜Ｓ２２）。

【００５２】また、エラー訂正が発生した場合、ＣＰＵ
８の動作が待機状態になってときを利用して、再書込を
行いたい場合、予め再書込タイミング選択レジスタ９２
にて再書込タイミングＴ２を選択する設定（Ｔ２選択ス
テップＳ１０）とする。これにより、エラー訂正が発生
しても、ＣＰＵ８が待機状態となり、待機検出回路２３
からの待機検出信号ＤＢが入力するまで再書込処理は行
われない。待機検出信号ＤＢが供給され次第、再書込タ
イミングセレクタ９４は再書込タイミングＴ２の選択に
応じて再書込みのための割込要求ＷＲを発生し、イネー
ブル回路９５が割込再書込要求信号ＳＩＴを発生してＩ
ＮＣＴ３に供給し、ＩＮＣＴ３は割込信号ＩＴをＣＰＵ
８に供給し、ＣＰＵ８は割込信号ＩＴの供給に応じて割
込ルーチン内でデータの再書込みを行う（ステップＳ１
６，Ｓ１７，Ｓ１９〜Ｓ２２）。

【００５３】上述のエラー訂正を優先させる場合、及び
命令実行処理を優先させる場合以外に、通常の動作速
度、例えばクロック周波数１ＧＨｚに比べはるかに低い
周波数のクロック、例えば通常動作クロック周波数の１
／１００である１０ＭＨｚで動作させる低速動作モード
で命令を実行するような場合は、データ保持動作の条件
がより厳しくなるために、エラー訂正の発生後直ちにデ
ータの再書込を行わないと１ビット以上の複数のビット
にエラーが発生してしまう可能性があるため、予め設定
した最低通常動作クロック周波数以下の低周波数のクロ
ックで動作する低速動作モードを表す信号である低速動
作検出信号ＳＫを優先制御回路９３に供給し、優先制御
回路９３は低速動作検出信号ＳＫを検出している場合は
自動的に再書込動作を優先させる設定である再書込タイ
ミングＴ１を選択するように変更する（ステップＳ１
３，Ｓ１５，Ｓ１８）。

【００５４】上述したように、本実施の形態のメモリ制
御回路は、再書込タイミング制御回路９を備えることに
より、ユーザが任意にエラー訂正検出後の再書込みタイ
ミングを設定でき、かつ低速動作を行った場合はユーザ
の設定に関係なく再書込を優先させる再書込タイミング
に変更することができ、ユーザが意識することなくエラ
ー訂正に関わる誤動作を防止することができる。

【００５５】また、従来は、エラー訂正が発生した場合
直ちに再書込を行うエラー訂正優先再書込制御処理と、
待機モードとなった場合再書込を行う命令実行優先再書
込制御処理の各々に対応する独立した２つのメモリ制御
回路を必要としたが、本実施の形態では、再書込タイミ
ング制御回路９を設けることにより１つのメモリ制御回
路とすることができ、回路規模を大幅に削減できる。

【００５６】さらに、ユーザが、任意にエラー訂正優先
再書込制御機能と命令実行優先再書込制御機能のいずれ
かを選択できる。

【００５７】次に、本発明の第２の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図６を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、ＣＰ
Ｕ８の代わりに低速動作検出信号ＳＫに代わってシステ
ム管理モードを検出するとシステム管理信号ＳＵを発生
するＣＰＵ８Ａと、再書込タイミング制御回路９の代わ
りにシステム管理信号ＳＵの供給に応じてエラー訂正が
発生したとき命令実行優先再書込処理の再書込タイミン
グＴ０に自動的に変更する優先制御回路９３Ａを備える
再書込タイミング制御回路９Ａを備えることである。な
お、この図では、説明の便宜上、待機検出回路２３は省
略している。

【００５８】次に、図６及び図２を参照して本実施の形
態の動作について第１の実施の形態との相違点を重点的
に説明すると、システム管理モードはマイクロコンピュ
ータシステムを管理するため、命令処理の実行を優先さ
せる動作モードである。ＣＰＵ８Ａは、システム管理モ
ードを検出するとシステム管理信号ＳＵを発生し、再書
込タイミング制御回路９Ａに供給する。再書込タイミン
グ制御回路９Ａの優先制御回路９３Ａは、システム管理
信号ＳＵの供給に応じて再書込タイミング選択レジスタ
９２による再書込タイミングの設定と無関係に命令実行
を優先させる命令実行優先再書込処理の再書込タイミン
グＴ０に自動的に変更する。

【００５９】なお、第１の実施の形態と同様に、周辺バ
ス２９経由の命令で、予め再書込要求レジスタ９６に命
令実行優先再書込処理の再書込タイミングＴ０の書込要
求をセットしておく。

【００６０】これにより、ユーザが任意にエラー訂正検
出後の再書込みタイミングを設定でき、システム管理モ
ードの動作を行った場合はシステム管理モード信号ＳＵ
の供給に応じて優先制御回路９３Ａは、ユーザの設定と
関係なく自動的に命令実行を優先する再書込タイミング
に変更でき、ユーザが意識することなくエラー訂正に関
わる誤動作を防止できる。

【００６１】次に、本発明の第３の実施の形態を図１と
共通の構成要素には共通の参照文字／数字を付して同様
にブロックで示す図７を参照すると、この図に示す本実
施の形態の前述の第１の実施の形態との相違点は、待機
検出回路２３の代わりに、下限アドレスを任意に設定で
きる下限アドレスレジスタ２４と、上限アドレスを任意
に設定できる上限アドレスレジスタ２５と、現在プログ
ラム実行中のアドレスＡと上限及び下限アドレスの各々
とを比較し、上限及び下限アドレスの範囲内であれば待
機検出信号ＤＢに代わる再書込指示信号ＤＣを発生する
アドレス比較回路２６とを備え、アドレスバス２８を経
由して入力するＣＰＵ８のプログラムカウンタ（図示せ
ず）のアドレスＡが任意のアドレス範囲内に入った場合
に再書込指示信号ＤＣを発生することである。

【００６２】次に、図７及び図２を参照して本実施の形
態の動作について第１の実施の形態との相違点を重点的
に説明すると、再書込タイミングＴ２は待機状態の期間
を利用して再書込を行う代わりに、アドレスＡが上限及
び下限アドレスの範囲内となった場合、命令実行中であ
ってもエラー訂正のための再書込を行うものとする。

【００６３】従って、再書込タイミングＴ２を設定する
と、アドレス比較回路２６の比較結果が、アドレスＡが
上限及び下限アドレスの範囲内であると、再書込指示信
号ＤＣを発生し、再書込タイミング制御回路９に供給す
る。エラー訂正が発生した場合、再書込タイミング制御
回路９の再書込タイミングセレクタ９４は、第１の実施
の形態と同様に、再書込要求信号ＷＲを出力し、再書込
を実行させる。

【００６４】

【発明の効果】以上説明したように、本発明のメモリ制
御回路及びメモリ制御方法は、ＣＰＵのプログラムの実
行状態を表すプログラム状態信号の供給を受け、上記エ
ラー訂正の発生時に予め設定した複数の再書込のタイミ
ングの１つを任意に選択して再書込のための割込を要求
する再書込割込要求信号を出力する再書込タイミング制
御回路を備えることにより、ユーザが任意にエラー訂正
検出後の再書込みタイミングを設定でき、かつ低速動作
を行った場合はユーザの設定に関係なく再書込を優先さ
せる再書込タイミングに変更することができ、ユーザが
意識することなくエラー訂正に関わる誤動作を防止する
ことができるという効果がある。

【００６５】また、エラー訂正が発生した場合直ちに再
書込を行うエラー訂正優先再書込制御処理と、待機モー
ドとなった場合再書込を行う命令実行優先再書込制御処
理の２つを１つのメモリ制御回路とすることができ、回
路規模を大幅に削減できるという効果がある。

【００６６】さらに、ユーザが、任意にエラー訂正優先
再書込制御機能と命令実行優先再書込制御機能のいずれ
かを選択できるという効果がある。

【図面の簡単な説明】

【図１】本発明のメモリ制御回路の第１の実施の形態を
示すブロック図である。

【図２】図１の再書込タイミング制御回路の構成の一例
を示すブロック図である。

【図３】本実施の形態のメモリ制御回路の処理動作であ
るメモリ制御方法の一例を示すフローチャートである。

【図４】図３の処理の詳細を示すフローチャートであ
る。

【図５】図３及び図４の処理の詳細を示すフローチャー
トである。

【図６】本発明のメモリ制御回路の第２の実施の形態を
示すブロック図である。

【図７】本発明のメモリ制御回路の第１の実施の形態を
示すブロック図である。

【図８】従来の第１のメモリ制御回路の一例を示すブロ
ック図である。

【図９】従来の第２のメモリ制御回路の一例を示すブロ
ック図である。

【符号の説明】

１ メモリ ２ ＥＣＣデコーダ ３，３０ ＩＮＴＣ ４ アドレスバッファ ５ ライトバッファ ６ アドレスラッチ ７ ＥＣＣエンコーダ ８，８Ａ ＣＰＵ ９，９Ａ 再書込タイミング制御回路 １１ メモリセル １２ ＥＣＣセル １３ データラッチ ２１ 再書込データラッチ ２２ 再書込アドレスラッチ ２３ 待機検出回路 ２４ 下限アドレスレジスタ ２５ 上限アドレスレジスタ ２６ アドレス比較回路 ２７ データバス ２８ アドレスバス ２９ 周辺バス ３１，３２，３３ セレクタ ９１ エラー訂正フラグ ９２ 再書込タイミング選択レジスタ ９３ 優先制御回路 ９４ 再書込タイミングセレクタ ９５ イネーブル回路 ９６ 再書込要求レジスタ １０１ プロセッサ １０２ 制御記憶 １０３ 待機動作検出回路 １０４ エラー検出訂正回路 １０５ エラー訂正制御回路 １０６ アドレスレジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６３９Ｃ ６０１Ｑ Ｆターム(参考） 5B018 GA02 HA15 KA02 KA21 NA06 QA14 RA01 5B025 AD04 AD15 AE08 5B062 AA08 CC03 DD10 JJ03 5L106 AA10 BB12 EE04 FF04 GG05

Claims (13)

【特許請求の範囲】
1. 【請求項１】 ＥＣＣ（エラー訂正符号）を付加したデ
   ータを扱うＥＣＣ回路付書き替え可能な不揮発性メモリ
   （ＰＲＯＭ）と、前記ＥＣＣ回路における前記ＥＣＣの
   エラーの検出に対応するエラー訂正の発生時に前記メモ
   リに訂正データを再書込する再書込手段とを有するメモ
   リ制御回路において、 前記再書込手段が、ＣＰＵのプログラムの実行状態を表
   すプログラム状態信号の供給を受け、前記エラー訂正の
   発生時に予め設定した複数の前記再書込のタイミングの
   １つを任意に選択して前記再書込のための割込を要求す
   る再書込割込要求信号を出力する再書込タイミング制御
   回路を備えることを特徴とするメモリ制御回路。
2. 【請求項２】 前記複数の再書込タイミングが、前記エ
   ラー訂正が発生しても命令実行処理を優先させる第１の
   再書込タイミングと、 前記エラー訂正が発生したとき直ちに再書込みを行うエ
   ラー訂正処理を優先させる第２の再書込タイミングと、 ＣＰＵの待機状態の期間を利用して再書込を行う第３の
   再書込タイミングとを含み、 前記再書込タイミング制御回路が、前記ＣＰＵの予め設
   定した最低通常動作周波数以下の低周波のクロックで動
   作で動作する低速動作モードを表す信号である低速動作
   検出信号の供給に応答して前記再書込タイミングの選択
   の如何に関わらず自動的に前記第２の再書込タイミング
   に変更する優先制御回路を備えることを特徴とする請求
   項１記載のメモリ制御回路。
3. 【請求項３】 複数のＰＲＯＭセルで構成され通常のデ
   ータを保持するメモリセルと後述のＥＣＣ（エラー訂正
   符号）エンコーダからのデータを格納するＥＣＣセルと
   前記メモリセル及び前記ＥＣＣセルからの出力をラッチ
   するデータラッチとを備えＥＣＣ機能を有するメモリ
   と、 前記メモリからの読出データを保持するデータラッチの
   出力のエラー訂正を行うとともに前記エラー訂正動作に
   応答してエラー訂正信号を出力するＥＣＣデコーダと、 後述の割込制御回路からの割込信号により前記周辺バス
   と再書込アドレスラッチの各々からのアドレスデータの
   一方を選択する第１のセレクタと、 前記割込信号により周辺バスと後述の再書込データラッ
   チの出力の各々のデータの一方を選択する第２のセレク
   タと、 前記第１のセレクタの出力データを入力し保持するアド
   レスバッファと、 前記第２のセレクタの出力データを保持するライトバッ
   ファと、 前記ライトバッファの出力データから前記エラー訂正用
   データであるＥＣＣコードを生成し前記メモリへ供給す
   る前記ＥＣＣエンコーダと、 プログラム命令を実行するＣＰＵと、 再書込信号の供給に応じて前記アドレスバッファのアド
   レスデータとアドレスバスのアドレスの一方を選択して
   前記メモリへ供給する第３のセレクタと、 前記エラー訂正信号の供給に応じてエラー訂正が検出さ
   れたデータを再書込みされるまでラッチする再書込デー
   タラッチと、 前記エラー訂正信号の供給に応じて前記エラー訂正が検
   出されたアドレスを再書込みするまでラッチする再書込
   アドレスラッチと、 プログラムの実行状態を示すプログラム状態信号の供給
   を受け予め設定した複数の再書込タイミングの１つを任
   意に選択し再書込割込要求信号を出力する再書込タイミ
   ング制御回路と、 前記再書込割込要求信号の供給に応答して再書込み用の
   割込信号を発生する前記割込制御回路とを備えることを
   特徴とするメモリ制御回路。
4. 【請求項４】 前記ＣＰＵの待機状態時に出力される待
   機信号の供給に応答して待機検出信号を出力する待機検
   出回路を備え、 前記プログラム状態信号が、前記待機検出信号と前記Ｃ
   ＰＵの低速動作モードでの実行に応じて発生し前記再書
   込のタイミングの１つとして入力する低速動作検出信号
   と特定の命令を実行したときに発生するライト信号とを
   含むことを特徴とする請求項３記載のメモリ制御回路。
5. 【請求項５】 前記再書込タイミング制御回路が、前記
   メモリからのデータ読出時に前記ＥＣＣデコーダのエラ
   ー訂正の検出に応じて発生した前記エラー訂正信号を再
   書込が行われるまで保持しエラー訂正フラグ信号を出力
   するエラー訂正フラグと、 前記複数の再書込タイミングである第１，第２及び第３
   の再書込タイミングの１つを選択するための再書込タイ
   ミング指示を設定する再書込タイミング選択レジスタ
   と、 設定された前記再書込タイミング指示に応じて前記第
   １，第２及び第３の再書込タイミングの１つを選択し再
   書込要求信号を出力する再書込タイミングセレクタと、 前記ＣＰＵの低速動作モードでの実行に応じて発生する
   低速動作検出信号の供給に応答して前記再書込タイミン
   グ選択レジスタが設定した前記再書込タイミング指示に
   優先して前記第２の再書込タイミングを選択する優先再
   書込タイミング指示を再設定する優先制御回路と、 設定された前記再書込タイミング指示又前記優先再書込
   タイミング指示に応じて再書込タイミングの１つを選択
   し再書込要求信号を出力する再書込タイミングセレクタ
   と、 前記エラー訂正フラグ信号がイネーブルとなり前記再書
   込要求信号が発生したときに前記割込制御回路に対して
   再書込割込要求信号を供給するイネーブル回路とを備え
   ることを特徴とする請求項３記載のメモリ制御回路。
6. 【請求項６】 前記再書込タイミング制御回路が、前記
   ＣＰＵの命令により特定の命令を実行したときに発生す
   るライト信号の供給に応答して設定され前記第１の再書
   込タイミングの再書込要求を出力する再書込要求レジス
   タをさらに備えることを特徴とする請求項４記載のメモ
   リ制御回路。
7. 【請求項７】 前記プログラム状態信号が前記ＣＰＵの
   システム管理モードの動作に応じて出力されるシステム
   管理信号を含み、 前記再書込タイミング制御回路が、前記システム管理信
   号の供給に応じてエラー訂正が発生したとき前記複数の
   再書込タイミングの選択如何に関わらず前記再書込タイ
   ミングを命令実行を優先させる再書込タイミングに自動
   的に変更することを特徴とする請求項３記載のメモリ制
   御回路。
8. 【請求項８】 下限アドレスを任意に設定できる下限ア
   ドレスレジスタと、 上限アドレスを任意に設定できる上限アドレスレジスタ
   と、 現在プログラム実行中の実行アドレスが前記上限及び下
   限アドレスの各々とを比較し、前記実行アドレスが上限
   及び下限アドレスの範囲内であれば前記エラー訂正に対
   応する前記再書込を指示する再書込指示信号を発生する
   アドレス比較回路とを備え、 前記プログラム状態信号が、前記再書込指示信号と前記
   ＣＰＵの低速動作モードでの実行に応じて発生し前記再
   書込のタイミングの１つとして入力する低速動作検出信
   号と特定の命令を実行したときに発生するライト信号と
   を含むことを特徴とする請求項３記載のメモリ制御回
   路。
9. 【請求項９】 ＥＣＣ（エラー訂正符号）を付加したデ
   ータを扱うＥＣＣ回路付書き替え可能な不揮発性メモリ
   （ＰＲＯＭ）に、前記ＥＣＣ回路における前記ＥＣＣの
   エラーの検出に応じたエラー訂正の発生時に訂正データ
   を再書込するメモリ制御方法において、 予め前記再書込のタイミングである複数の再書込タイミ
   ングを設定し、 ＣＰＵのプログラムの実行状態を表すプログラム状態信
   号の供給に応答して前記エラー訂正の発生時に予め設定
   した前記複数の再書込タイミングの１つを任意に選択し
   て前記再書込のための割込を要求する再書込割込要求信
   号を出力することを特徴とするメモリ制御方法。
10. 【請求項１０】 前記複数の再書込タイミングが、前記
    エラー訂正が発生しても命令実行処理を優先させる第１
    の再書込タイミングと、 前記エラー訂正が発生したとき直ちに再書込みを行うエ
    ラー訂正処理を優先させる第２の再書込タイミングと、 ＣＰＵの待機状態の期間を利用して再書込を行う第３の
    再書込タイミングとを含み、 前記ＣＰＵの予め設定した最低通常動作周波数以下の低
    周波のクロックで動作で動作する低速動作モードを表す
    信号である低速動作検出信号の供給に応答して前記再書
    込タイミングの選択の如何に関わらず自動的に前記第２
    の再書込タイミングに変更する優先制御を行うことを特
    徴とする請求項９記載のメモリ制御方法。
11. 【請求項１１】 ＥＣＣ（エラー訂正符号）を付加した
    データを扱うＥＣＣデコーダ付書き替え可能な不揮発性
    メモリ（ＰＲＯＭ：以下メモリ）に、前記ＥＣＣデコー
    ダにおける前記ＥＣＣのエラーの検出に応じたエラー訂
    正の発生時に訂正データを再書込するメモリ制御方法に
    おいて、 前記メモリから命令又はデータを読出すデータ読出ステ
    ップと、 前記読出データに前記エラーが有る場合前記ＥＣＣデコ
    ーダにおいて前記エラー訂正を行うエラー訂正ステップ
    と、 エラー訂正が有ったかの判定を行うエラー訂正有り判定
    ステップと、 前記エラー訂正有り判定ステップでＹｅｓの場合、エラ
    ー訂正信号を発生するエラー訂正信号発生ステップと、 前記エラー訂正信号の供給に応答してエラー訂正の発生
    したアドレス及びデータの各々をラッチ・保持するとと
    もに前記エラー訂正信号を保持するアドレス、データ及
    びエラー訂正信号保持ステップと、 前記エラー訂正有り判定ステップでＮｏの場合、エラー
    訂正フラグがセットされているかを判定し、Ｎｏの場
    合、再書込を行わない再書込非実行処理ステップに分岐
    し、Ｙｅｓの場合後述の再書込タイミング選択ステップ
    に進むエラー訂正フラグセット判定ステップと、 予め設定した第１，第２及び第３の再書込タイミングの
    １つを選択しこの選択に従い後述する第１，第２及び第
    ３の再書込タイミング処理ステップの１つに分岐する再
    書込タイミング処理選択ステップと、 前記第１の再書込タイミングが選択されているかの判定
    を行い、Ｙｅｓの場合前記第１の再書込タイミング処理
    に進む第１の再書込タイミング選択判定ステップと、 前記第２の再書込タイミングが選択されているかの判定
    を行い、Ｙｅｓの場合前記第２の再書込タイミング処理
    に進む第２の再書込タイミング選択判定ステップと、 前記第３の再書込タイミングが選択されているかの判定
    を行い、Ｙｅｓの場合前記第３の再書込タイミング処理
    に進む第３の再書込タイミング選択判定ステップとを有
    することを特徴とするメモリ制御方法。
12. 【請求項１２】 前記第１の再書込タイミングが、前記
    エラー訂正が発生しても命令実行処理を優先させる命令
    実行処理優先再書込タイミングであり、 前記第２の再書込タイミングが、前記エラー訂正が発生
    したとき直ちに再書込みを行うエラー訂正処理を優先さ
    せるエラー訂正優先処理再書込タイミングであり、 前記第３の再書込タイミングが、ＣＰＵの待機状態の期
    間を利用して再書込を行う再書込タイミングであること
    を特徴とする請求項１１記載のメモリ制御方法。
13. 【請求項１３】 前記第１の再書込タイミング処理が、
    ＣＰＵが低速で命令を実行する低速動作中であることを
    示す低速動作検出信号が発生しているかを判定する第１
    の低速動作中判定ステップと、 前記低速動作中判定ステップでＹｅｓの場合、再書込要
    求レジスタがセットされているかを判定しＹｅｓの場合
    は後述の再書込処理に進み、Ｎｏの場合は後述の再書込
    非実行処理に進む再書込要求レジスタセット判定ステッ
    プと、 前記低速動作中判定ステップでＮｏの場合、自動的に前
    記第２の再書込タイミング処理を選択するよう変更し前
    記再書込処理に進む第１の再書込タイミング変更ステッ
    プとを有し、 前記第２の再書込タイミング処理が、前記低速動作検出
    信号が発生しているかを判定しＮｏの場合は前記再書込
    処理に進む第２の低速動作中判定ステップと、 前記第２の低速動作中判定ステップでＹｅｓの場合、前
    記第１の再書込タイミング変更ステップと同一処理を行
    う第２の再書込タイミング変更ステップとを有し、 前記第３の再書込タイミング処理が、前記低速動作検出
    信号が発生しているかを判定する第３の低速動作中判定
    ステップと、 前記第３の低速動作中判定ステップでＮｏの場合、待機
    状態を検出しているかを判定しＹｅｓの場合は前記再書
    込処理に進み、Ｎｏの場合は前記再書込非実行処理に分
    岐する待機状態検出ステップと、 前記第３の低速動作中判定ステップでＹｅｓの場合、前
    記第１の再書込タイミング変更ステップと同一処理を行
    う第３の再書込タイミング変更ステップとを有し、 前記再書込処理が、前記エラー訂正フラグがセットされ
    ているかを判定し、Ｎｏの場合は前記再書込非実行処理
    に分岐するエラー訂正フラグセット判定ステップと、 前記エラー訂正フラグセット判定ステップでＹｅｓの場
    合、再書込割込要求信号を出力する再書込割込要求ステ
    ップと、 前記再書込割込要求信号の供給に応答して再書込のため
    の割込信号を出力する割込信号出力ステップと、 前記アドレス、データ及びエラー訂正信号保持ステップ
    で保持したアドレス及びデータを書込み前記再書込非実
    行処理に進む再書込実行ステップとを有し、 前記再書込非実行処理が、前記ＣＰＵが命令を実行する
    命令実行ステップと、 アドレスを次の命令のアドレスに設定する次アドレス設
    定ステップと、 スタートへ戻るスタート回帰ステップとを有することを
    特徴とする請求項１１記載のメモリ制御方法。