JP2023177118A - 異常ログ取得装置、異常ログ記憶方法及びプログラム - Google Patents
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Abstract
【課題】必要な異常ログをより確実に永続化することが可能なログ取得装置を提供すること。【解決手段】RAS用FPGA10は、異常ログを格納する異常格納レジスタ13を備え、異常格納レジスタ13に格納された異常ログを、前記種類ごとに、当該種類に応じた優先度の高い方から順にフラッシュメモリ30に記憶させる。【選択図】図1
Description
本開示は、異常ログ取得装置、異常ログ記憶方法及びプログラムに関する。
粒子線治療システムのような機器には、通常、プロセッサなどのハードウェアの異常を検知する異常検知回路が備わっている。異常検知回路の検知結果である異常ログは異常検知回路の内部のレジスタなどに格納される。しかしながら、ハードウェアの異常が検知された場合、安全性などを確保するために、機器の電源が遮断され、機器の動作が停止されることがある。このため、異常ログが内部のレジスタに格納されるだけでは、電源が遮断された際に異常ログが失われてしまうという問題がある。
これに対して特許文献1には、異常ログを半導体記憶装置に格納することで、異常ログを永続化する技術が開示されている。
異常ログを永続化する場合、異常が検知されてから電源が遮断されるまでの電源遮断期間内に、異常ログを半導体記憶装置のような不揮発性の記憶装置に記憶する必要がある。しかしながら、電源遮断期間は、通常、非常に短いため、特許文献1に記載の技術のように単純に異常ログを半導体記憶装置に記憶するだけでは、異常ログが記憶される前に電源が遮断されてしまい、必要な異常ログの永続化ができないことがある。
本開示の目的は、必要な異常ログをより確実に永続化することが可能なログ取得装置及びログ取得方法を提供することにある。
本開示の一態様に従う異常ログ取得装置は、機器のハードウェアの異常に関する複数の種類の異常ログを取得する異常ログ取得装置であって、前記異常ログを前記種類ごとに格納するレジスタを備え、前記レジスタに格納された異常ログを、前記種類ごとに、当該種類に応じた優先度の高い方から順に不揮発性の記憶装置に記憶させる制御回路を有する。
本発明によれば、必要な異常ログをより確実に永続化することが可能になる。
以下、本開示の実施形態について図面を参照して説明する。
図1は、本開示の一実施形態の機器の構成を示す構成図である。図1に示す機器1は、例えば、粒子線治療システムのようなコンピュータシステムなどである。
機器1は、RAS(Reliability, Availability and Serviceability)用FPGA(Field Programmable Gate Array)10と、CPU(Central Processing Unit)20と、フラッシュメモリ30と、QSPI(Quad Serial Peripheral Interface)コントローラ40と、電源回路50とを有する。RAS用FPGA10、CPU20及びQSPIコントローラ40は、F2Cインタフェース61、C2Fインタフェース62及びインターコネクト(Inter Connect)63を介して相互に通信可能に接続される。なお、機器1の構成(ハードウェア)は、図1に示した構成に限らず、例えば、機器1は、ディスプレイ及びメモリ(RAM及びROM)などの他の構成を有してもよい。
RAS用FPGA10は、機器1のハードウェアに関する異常を検知し、その異常に関する異常ログを取得する異常ログ取得装置を構成する制御回路である。異常の検知対象となるハードウェアは、例えば、RAS用FPGA10自身、CPU20、及び不図示のメモリなどである。
CPU20は、機器1を制御するための制御プロセッサである。フラッシュメモリ30は、種々の情報を記憶する不揮発性の記憶装置である。本実施形態では、フラッシュメモリ30は、RAS用FPGA10とCPU20とで共用される。つまり、フラッシュメモリ30は、CPU20にて生成及び使用されるデータを記憶するデータ記憶手段としても、RAS用FPGA10にて取得された異常ログを記憶して永続化するための永続化手段としても使用される。なお、永続化手段は、不揮発性の記憶装置であれば、フラッシュメモリ30に限定されず、また、CPU20と共用されなくてもよい。
QSPIコントローラ40は、フラッシュメモリ30に対するデータの読み書きを制御するフラッシュメモリコントローラである。電源回路50は、機器1の各部(RAS用FPGA10、CPU20、フラッシュメモリ30及びQSPIコントローラ40など)に対する電力の供給を制御する。機器1の各部は、電源回路50にて供給された電力により動作する。
RAS用FPGA10は、CPU異常監視部11と、内部ロジック監視部12と、異常格納レジスタ13と、前回ログ退避レジスタ14と、クロック信号生成部(CLK)15と、格納制御部16とを有する。
CPU異常監視部11及び内部ロジック監視部12は、機器1のハードウェアを監視して、そのハードウェアの異常を検知する異常検知部である。具体的には、CPU異常監視部11は、CPU20に関する異常を検知する第1の異常検知部であり、内部ロジック監視部12は、機器1におけるCPU20以外の各ハードウェア(例えば、電源回路50及びメモリなど)の異常を検知する第2の異常検知部である。CPU20に関する異常は、例えば、CPU20自体の異常と、CPU20に接続されたバス(図示せず)自体の異常と、CPU20とバスとの間の通信の異常とを含む。
異常格納レジスタ13及び前回ログ退避レジスタ14は、CPU異常監視部11及び内部ロジック監視部12にて検知された異常に関する異常ログを格納するレジスタである。具体的には、異常格納レジスタ13は、最新の異常に関する異常ログを格納し、前回ログ退避レジスタ14は、前回の異常に関する異常ログである前回の異常ログを格納する。クロック信号生成部15は、クロック信号を生成する。
異常ログには、複数の種類があり、種類ごとに、永続化を行う優先度が設定される。異常格納レジスタ13及び前回ログ退避レジスタ14は、種類ごとに異常ログを格納する。異常ログの種類には、例えば、異常が発生した時刻を示す異常発生時刻情報(「Time」)と、CPU20自体の異常の内容を示すCPU異常ログ(「CPU」)、CPU20に接続されたバス(図示せず)自体の異常の内容を示すバス異常ログ(「Bass」)、CPU20とバスとの間の通信の異常の内容を示す通信異常ログ(「CPU-Bass」)、CPU以外のハードウェアの異常の内容を示すRAS異常ログ(「RAS」)などがある。なお、RAS異常ログは、異常が生じたハードウェアごとに異なる種類の異常ログとされてもよい。
異常ログの優先度の少なくとも一部は、ユーザにて設定可能であってもよい。例えば、異常発生時刻情報の優先度が最も高くなるように固定され、他の種類の異常ログの優先度がユーザにて設定可能であってもよい。なお、異常発生時刻情報を含む全ての異常ログの優先度がユーザにて設定可能であってもよいし、全ての異常ログの優先度が固定されていてもよい。
格納制御部16は、異常格納レジスタ13に格納された異常ログをフラッシュメモリ30に記憶して永続化させる制御部であり、HW異常ログ格納制御部21と、調停部22と、QSPI格納部23と、時刻設定部24とを有する。
HW異常ログ格納制御部21は、格納制御部16全体を制御する。例えば、HW異常ログ格納制御部21は、格納制御部16の各部を制御して、異常格納レジスタ13に格納された異常ログをフラッシュメモリ30に記憶させる。なお、HW異常ログ格納制御部21は、CPU異常監視部11及び内部ロジック監視部12にて検知された異常に関する異常ログを異常格納レジスタ13に格納する異常ログ格納処理を行ってもよい。また、異常ログ格納処理は、図示していない他の処理部などにて実行されてもよい。
調停部22は、RAS用FPGA10及びCPU20がフラッシュメモリ30に対して排他的にアクセスするように(つまり、同時にアクセスしないように)調停を行う。具体的には、調停部22は、異常検知部にて異常が検知された場合、CPU20のクロック信号を停止するリセット信号をCPU20に出力してCPU20の動作を停止することで、調停を行う。
QSPI格納部23は、実際に異常ログのフラッシュメモリ30に記憶させる処理を実行する処理部であり、イレーズ処理部31と、格納処理部32とを有する。
イレーズ処理部31は、所定のタイミングで、フラッシュメモリ30における異常ログを記憶する記憶領域に対するイレーズ(ERASE)処理を実行する。イレーズ処理は、フラッシュメモリ30の記憶領域を構成する物理ブロック単位で行われ、その物理ブロック内の全てのメモリセルを初期状態(消去状態)にする処理であり、フラッシュメモリ30に対してデータを書き込む前に行う必要のある処理である。また、所定のタイミングは、本実施形態では、機器1が起動されたタイミングである。
格納処理部32は、調停部22によりCPU20の動作を停止させている間に、異常格納レジスタ13に格納された異常ログの書き込み命令をQSPIコントローラ40に送信して、QSPIコントローラ40にフラッシュメモリ30への異常ログの記憶を実施させる。具体的には、格納処理部32は、異常ログの種類ごとに、異常ログを、優先度が高い方から順にフラッシュメモリ30に記憶させる。
時刻設定部24は、異常発生時刻情報を生成して異常格納レジスタ13に格納する処理部であり、CPU時刻格納部41と、時刻生成部42とを有する。
CPU時刻格納部41は、特定のタイミングで、CPU20から現在時刻(CPU20の立ち上げ時刻)を基準時刻として示す基準時刻情報を取得して保持する。特定のタイミングは、本実施形態では、機器1が起動されたタイミングである。
時刻生成部42は、CPU時刻格納部41にて基準時刻情報が取得されると、クロック信号生成部15にて生成されたクロック信号に応じたカウント処理を開始し、そのカウント処理によるカウント値を生成する。そして、異常検知部にて異常が検知された場合、その時のカウント値及び基準時刻情報を異常発生時刻情報として異常格納レジスタ13に格納する。なお、カウント処理では、例えば、クロック信号の立ち上がり又は立ち下がりごとに、カウント値がインクリメントされる。
図2は、異常格納レジスタ13に格納された異常ログの格納アドレスの一例を示す図である。図2に示すように異常ログは、異常ログの種類ごとに、所定の格納アドレスに格納されている。
図3は、フラッシュメモリ30の記憶領域300の一例を模式的に示す図である。図3に示すようにフラッシュメモリ30の記憶領域300は、CPU記憶領域301と、異常ログ記憶領域302とを有する。
CPU記憶領域301は、CPU20にて使用される記憶領域であり、CPU20にて使用及び生成されたデータなどを記憶する。
異常ログ記憶領域302は、RAS用FPGA10にて使用される記憶領域であり、異常ログを記憶する。異常ログ記憶領域302には、記憶する優先度に応じて番地(アドレス)が設定されている。また、図2の例では、異常発生時刻情報(カウント値及び基準時刻情報)の優先度が最も高く、格納トリガー障害情報の優先度がその次に高い。異常発生時刻情報及び格納トリガー障害情報の優先度は固定であり、他の障害情報の優先度はユーザにて設定される設定優先度である。
図4は、機器1の動作の一例を説明するためのシーケンス図である。なお、図4において、機器1は、障害が検出されて停止した状態であるとする。
先ず、機器1に対して起動が指示されると、電源回路50から機器1の各部に電力が投入され、機器1が起動する(ステップS1)。
機器1が起動すると、フラッシュメモリ30から前回の異常ログを読み出す処理が実行される。具体的には、CPU20は、現在時刻を基準時刻として示す基準時刻情報をRAS用FPGA10のCPU時刻格納部41に送信する。CPU時刻格納部41は、基準時刻情報を受信して格納する(ステップS2)。そして、時刻生成部42は、クロック信号生成部15にて生成されたクロック信号に応じたカウント処理を開始する(ステップS3)。
また、格納処理部32は、フラッシュメモリ30から異常ログを前回の異常ログとして読み出す読み出し命令をQSPIコントローラ40に送信する(ステップS4)。QSPIコントローラ40は、読み出し命令を受信すると、その読み出し命令に従って、前回の異常ログをフラッシュメモリ30から読み出す(ステップS5)。QSPIコントローラ40は、読み出した前回の異常ログをRAS用FPGA10の格納処理部32に送信する。格納処理部32は、前回の異常ログを受信すると、その前回の異常ログを前回ログ退避レジスタ14に格納する(ステップS6)。
格納処理部32は、前回の異常ログの読み出しが完了した旨の完了通知をCPU20に送信する(ステップS7)。
CPU20は、完了通知を受信すると、前回ログ退避レジスタ14から前回の異常ログを読み出し、読み出した前回の異常ログに応じた所定の処理を実行する(ステップS8)。所定の処理は、例えば、異常ログに含まれる基準時刻情報及びカウント値から、異常が発生した発生時刻を再生する時刻再生処理、及び、前回の異常ログを表示する処理などである。時刻再生処理では、CPU20は、例えば、基準時刻情報にて示される基準時刻に、カウント値をクロック信号のクロック周波数で除算した値を加えることで、発生時刻を再生する。
その後、初期設定処理として、異常ログの優先度を設定する優先度設定処理(図4参照)が実行される(ステップS9)。
また、イレーズ処理部31は、フラッシュメモリ30の異常ログ記憶領域302に対するイレーズ処理の実行を指示するイレーズ命令をQSPIコントローラ40に送信する(ステップS10)。QSPIコントローラ40は、イレーズ命令を受信すると、そのイレーズ命令に従って、フラッシュメモリ30の異常ログ記憶領域302に対するイレーズ処理を実行する(ステップS11)。
QSPIコントローラ40は、イレーズ処理が終了すると、イレーズ処理が終了した旨のイレーズ完了通知をRAS用FPGA10のイレーズ処理部31に送信する。イレーズ処理部31は、イレーズ完了通知を受信すると、初期設定処理を終了する(ステップS12)。
その後、ハードウェアに関する異常が発生すると、CPU異常監視部11及び内部ロジック監視部12の少なくとも一方は、その異常を検知し、その異常に関する異常ログを異常格納レジスタ13に格納する。また、時刻生成部42は、その時のカウント値とCPU時刻格納部41に格納された基準時刻情報とを含む異常発生時刻情報を異常ログとして異常格納レジスタ13に格納する(ステップS13)。その後、HW異常ログ格納制御部21は、調停部22にCPU20の動作を停止する調停処理を実行させる(ステップS14)。
調停処理では、具体的には、調停部22は、CPU20のクロック信号を停止するリセット信号をCPU20に出力する。その後、調停部22は、CPU20のウォッチドッグタイマ(図示せず)から通知信号を受け付けると、CPU20の動作が停止されたと判断して、その旨の通知信号をHW異常ログ格納制御部21に通知する。なお、ウォッチドッグタイマは、CPU20から周期的に信号を受け付け、その信号が何らかの原因によってCPU20から出力されなくなると、そのことを検知して通知信号を出力する機能である。
HW異常ログ格納制御部21は、調停処理が終了すると、つまり、調停部22がウォッチドッグタイマから通知信号を受信すると、異常格納レジスタ13に格納される異常ログを読み出して格納処理部32に渡す。格納処理部32は、その異常ログを書き込む書き込み命令をQSPIコントローラ40に送信する。QSPIコントローラ40は、書き込み命令を受信すると、その書き込み命令に従って異常ログをフラッシュメモリ30に記憶する(ステップS15)。このとき、格納処理部32は、優先度の高い方から順に、異常ログごとに書き込み命令を送信することで、優先順位の高い方から順に異常ログをフラッシュメモリ30に記憶する。
その後、電源回路50が機器1に対する電力の供給を遮断して、機器1を停止する(ステップS16)。
図4は、図3のステップS9の優先度設定処理の一例を説明するためのフローチャートである。
優先度設定処理では、先ず、CPU20は、異常ログの種類ごとに、その種類の異常ログの優先度を指定するためのユーザ画面を不図示のディスプレイに表示する(ステップS21)。その後、CPU20は、ユーザから不図示の入力装置を介して各種類の異常ログの優先度を示す優先度情報を受け付けると、その優先度情報をRAS用FPGA10の格納処理部32に出力する(ステップS22)。
格納処理部32は、優先度情報を受け付けると、その優先度情報に応じて、異常ログの優先度とフラッシュメモリ30における優先度の異常ログを記憶する記憶領域の番地との対応関係を示す対応情報である優先度マップテーブルを作成及び格納して(ステップS23)、処理を終了する。
ステップS23の優先度マップテーブルを作成する処理では、格納処理部32は、異常格納レジスタ13から各種類の異常ログの格納アドレスを確認し、種類、優先度及び格納アドレスの対応関係を示す優先度マップテーブルを作成する。また、図3のステップS15では、格納処理部32は、格納した優先度マップテーブルを参照して、優先度の高い方から順に、その優先度に対応する格納アドレスに格納された異常ログの書き込み命令をQSPIコントローラ40に送信することで、優先順位の高い方から順に異常ログをフラッシュメモリ30に記憶する。
図5は、優先度マップテーブルの一例を示す図である。図5に示す優先度マップテーブル500は、フィールド501~503を有する。
フィールド501は、優先度を格納する。フィールド502は、フィールド501の優先度の異常ログの種類を示すログブロック名を格納する。フィールド503は、フィールド501の優先度の異常ログを格納する格納アドレスを格納する。
上記の実施形態では、異常ログを取得してフラッシュメモリ30に永続化させる制御回路として、FPGA(RAS用FPGA10)を用いたが、制御回路は、FPGAに限らない。制御回路は、不図示のメモリなどに記録されたプログラムを読み取り、その読み取ったプログラムを実行することで、上記の実施形態で説明したRAS用FPGA10と同等な機能を実現するプロセッサ(コンピュータ)などでもよい。
以上説明したように本実施形態によれば、RAS用FPGA10は、異常ログを格納する異常格納レジスタ13を備え、異常格納レジスタ13に格納された異常ログを、前記種類ごとに、当該種類に応じた優先度の高い方から順にフラッシュメモリ30に記憶させる。したがって、異常ログのうち異常の解析などにとって重要な情報から順に永続化することが可能になるため、必要な異常ログをより確実に永続化することが可能になる。
また、本実施形態では、RAS用FPGA10は、異常ログの優先度と異常格納レジスタ13におけるその優先度の異常ログを格納した格納アドレスとの対応関係を示す優先度マップテーブルを参照して、優先度の高い方から順に、優先度に対応する格納アドレスに格納された異常ログを記憶させる。このため、異常ログを永続化する際に、異常ログの種類に基づく優先度の判断を行わなくても、格納順(格納アドレス順)に従って優先度の高い方から順に異常ログを永続化することが可能となるため、必要な異常ログをより確実に永続化することが可能になる。
また、本実施形態では、異常ログのうち異常発生時刻情報の優先度が最も高い。このため、異常発生時刻情報をより確実に永続化することが可能になる。
また、本実施形態では、RAS用FPGA10は、所定のタイミングでCPU20から現在時刻を示す基準時刻情報を取得すると共に、クロック信号に応じたカウント処理を開始し、異常が検知された場合、基準時刻情報とカウント処理によるカウント値とを異常発生時刻情報として格納する。このため、正確な異常発生時刻情報を取得することが可能となる。
また、本実施形態では、RAS用FPGA10は、所定のタイミングでフラッシュメモリ30における異常ログを記憶する記憶領域に対するイレーズ処理を実行する。このため、異常ログを記憶する際にイレーズ処理を行わなくてもよくなるため、異常ログを記憶するまでの時間の短縮化を図ることが可能となるため、異常ログをより確実に永続化することが可能になる。
また、本実施形態では、優先度の少なくとも一部は、ユーザにて設定可能であるため、状況に応じて適切な異常ログをより確実に永続化することが可能になる。
また、本実施形態では、フラッシュメモリ30は、RAS用FPGA10とCPU20とで共用されているため、異常ログの永続化のために新たな記憶装置を設ける必要がない。
また、本実施形態では、RAS用FPGA10は、CPU20を停止させて、異常ログをフラッシュメモリ30に記憶させるため、RAS用FPGA10とCPU20とがフラッシュメモリ30に同時にアクセスしないように調停することが可能となる。
上述した本開示の実施形態は、本開示の説明のための例示であり、本開示の範囲をそれらの実施形態にのみ限定する趣旨ではない。当業者は、本開示の範囲を逸脱することなしに、他の様々な態様で本開示を実施することができる。
1:システム 10:RAS用FPGA10 11:CPU異常監視部 12:内部ロジック監視部 13:異常格納レジスタ 14:前回ログ退避レジスタ 15:クロック信号生成部 16:格納制御部 20:CPU 21:HW異常ログ格納制御部 22:調停部 23:QSPI格納部 24:時刻設定部 30:フラッシュメモリ 31:イレーズ処理部 32:格納処理部 40:QSPIコントローラ 41:CPU時刻格納部 42:時刻生成部 50:電源回路
Claims (13)
- 機器のハードウェアの異常に関する複数の種類の異常ログを取得する異常ログ取得装置であって、
前記異常ログを前記種類ごとに格納するレジスタを備え、前記レジスタに格納された異常ログを、前記種類ごとに、当該種類に応じた優先度の高い方から順に不揮発性の記憶装置に記憶させる制御回路を有する、異常ログ取得装置。 - 前記制御回路は、前記優先度と前記レジスタにおける当該優先度の前記異常ログを格納した格納アドレスとの対応関係を示す対応情報を保持し、前記対応情報を参照して、前記優先度の高い方から順に、前記優先度に対応する格納アドレスに格納された異常ログを記憶させる、請求項1に記載の異常ログ取得装置。
- 前記異常ログは、前記異常が発生した時刻を示す異常発生時刻情報を含み、
前記異常発生時刻情報の前記優先度が最も高い、請求項1に記載の異常ログ取得装置。 - 前記ハードウェアは、前記機器を制御するための制御プロセッサを含み、
前記制御回路は、特定のタイミングで前記制御プロセッサから現在時刻を示す基準時刻情報を取得すると共に、クロック信号に応じたカウント処理を開始し、前記異常が検知された場合、前記基準時刻情報と前記カウント処理によるカウント値とを前記異常発生時刻情報として前記レジスタに格納する、請求項3に記載の異常ログ取得装置。 - 前記不揮発性の記憶装置は、フラッシュメモリであり、
前記制御回路は、所定のタイミングで前記フラッシュメモリにおける前記異常ログを記憶する記憶領域に対するイレーズ処理を実行する、請求項1に記載の異常ログ取得装置。 - 前記優先度の少なくとも一部は、ユーザにて設定可能である、請求項1に記載の異常ログ取得装置。
- 前記ハードウェアは、前記機器を制御するための制御プロセッサを有し、
前記不揮発性の記憶装置は、前記制御回路と前記制御プロセッサとで共用される、請求項1に記載の異常ログ取得装置。 - 前記制御回路は、前記制御プロセッサを停止させ、前記異常ログを前記不揮発性の記憶装置に記憶させる、請求項7に記載の異常ログ取得装置。
- 機器のハードウェアの異常に関する複数の種類の異常ログを取得する異常ログ取得装置が行う異常ログ記憶方法であって、
前記異常ログ取得装置は、前記異常ログを格納するレジスタを備え、
前記レジスタに格納された異常ログを、前記種類ごとに、当該種類に応じた優先度の高い方から順に不揮発性の記憶装置に記憶させる、異常ログ記憶方法。 - 機器のハードウェアの異常に関する複数の種類の異常ログを格納するレジスタを備えた異常ログ取得装置に、
前記レジスタに格納された異常ログを、前記種類ごとに、当該種類に応じた優先度の高い方から順に不揮発性の記憶装置に記憶させる制御部を実現させるためのプログラム。 - 前記制御部は、前記優先度と前記レジスタにおける当該優先度の前記異常ログを格納した格納アドレスとの対応関係を示す対応情報を参照して、前記優先度の高い方から順に、前記優先度に対応する格納アドレスに格納された異常ログを記憶させる、請求項10に記載のプログラム。
- 前記異常ログは、前記異常が発生した時刻を示す異常発生時刻情報を含み、
前記異常発生時刻情報の前記優先度が最も高い、請求項10に記載のプログラム。 - 前記不揮発性の記憶装置は、フラッシュメモリであり、
前記制御部は、所定のタイミングで前記フラッシュメモリにおける前記異常ログを記憶する記憶領域に対するイレーズ処理を実行する、請求項10に記載のプログラム。
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