JP2007157143A - 処理配列、メモリカード装置、並びに処理配列の動作方法及び製造方法 - Google Patents

Abstract

【課題】記憶ユニットから予期しないデータを処理ユニットが受信しても正常に動作できるようにする。
【解決手段】命令入力１２から受けるデータ値に関連付けられ、一定のの動作を始めるように適合された少なくとも１つの予め定められた処理命令を有する予め定められた処理命令のセットを実行する処理ユニット３と、データ値を格納する複数のメモリセル５を有する記憶ユニット２と、上記メモリセル５のデータ値を検出する検出ユニット６と、上記命令入力１２に連結され、検出が成功した場合には、上記メモリセル５の検出されたデータ値を供給すると共に、検出が不成功の場合には、予め定められたデータ値を供給するデータ出力７とを備え、上記予め定められたデータ値は、処理ユニット３を介して実行される上記一定の動作を始めるように適合された上記予め定められた処理命令に位置付けられる。
【選択図】図１

Description

発明の詳細な説明

本発明は、処理配列（processing arrangement）、メモリカード装置、並びに処理配列の動作方法及び製造方法に関するものである。

処理ユニットと記憶ユニットとを含む処理配列は、広く知られている。例えば、コンピュータ或いは消費者用の電子装置のような大多数の電子装置は、マイクロプロセッサと、マイクロプロセッサに動作電圧を供給する後に、即ちスイッチを入れて上記装置の電源を入れる後に行われる処理命令を含むＢＩＯＳ（basic input output system）記憶ユニットとを含む。

上記種類の処理配列の他の例としては、不揮発性の記憶ユニットが処理ユニットとして動作する集積されたマイクロコントローラによりアクセスされる、フラッシュメモリカードのようなメモリカード装置が挙げられる。

上記処理配列の始動時及び動作中に、一時的な問題と欠陥とが発生する場合がある。例えば、上記記憶ユニットが動作可能になる時間が、上記処理ユニットが動作可能になる時間より長くなるかもしれない。

一時的な欠陥が原因で、記憶ユニットから受信するデータが無い、或いは予期しないデータ値を受信する処理ユニットは、一般的に幾つかの不要な動作を行い、多くは処理配列全体の機能不全という結果になる。

例えば、ホストシステムへの接続後に、記憶ユニットにアクセスを試みるメモリカード装置は、上記ホストシステムから上記メモリカード装置への電源供給が最初のアクセス時に安定しないため、破壊されるかもしれない。従って、上記メモリカード装置は、上記ホストシステムにより予期されるように応答してはならないので、データの格納、受信、或いは送信が不可能である。

上記及び類似の問題を解決するための方法の１つは、一時的な欠陥とエラーとを検出することができる分離検出回路を設計する方法である。検出時には、例えば適切な制御信号を供給すること、或いは上記処理配列のクロック信号を停止させることにより、上記検出回路は、上記処理ユニットを停止させることができる。

なお、従来技術としては、ＥＰ０３５９８４９、ＦＲ２７４０２３５、ＵＳ３，５７６，９８２、ＵＳ４，０７２，８５２、およびＵＳ４，７６１，７３４が挙げられる。

しかしながら、上記検出回路は、追加の電気部品を必要とするので、上記処理配列にスペースを必要とする。従って、上記処理配列は、より複雑になるので、より高価となる。

上記解決策の他のデメリットは、上記処理配列の設計完了後に変更できない点である。例えば、上記処理配列の設計段階の後で、検出される一時的な問題に対応するために、新しい一定の動作を挿入することは不可能である。

一つの局面では、本発明は、簡素で、融通の利くデザイン、すなわち一定の動作を行うことができる処理配列について述べる。さらに付け加えた局面では、本発明は、簡素で、融通の利くデザイン、すなわち一定の動作を行うことができるメモリカード装置を提供する。さらに別の局面では、本発明は、本発明に対応する処理配列の製造方法及び動作方法について述べる。

本発明の第１の形態によると、処理配列は、命令入力から受け、一定の動作を始めるように適合された少なくとも１つの予め定められた処理命令を有する予め定められた処理命令のセットを実行する処理ユニットと、データ値を格納する複数のメモリセルを有する記憶ユニットと、メモリセルのデータ値を検出する検出ユニットと、上記命令入力に連結され、検出が成功した場合には、上記メモリセルの検出されたデータ値を供給すると共に、検出が不成功の場合には、予め定められたデータ値を供給するデータ出力とを備え、上記予め定められたデータ値は、上記処理ユニットにて実行される上記一定の動作を始めるように適合された上記予め定められた処理命令に位置付けられる。

一定の動作を始めるように適合された上記処理ユニットの処理命令に、上記予め定められたデータ値を位置付けることにより、一定の動作が、上記予め定められたデータ値の受信により自動的に始められる。従って、上記処理配列は、分離回路を必要とすることなく、上記記憶ユニットの検出動作が不成功の場合には、一定の動作を始める。

上記第１の形態のメリットを有する実施形態によると、上記予め定められた処理命令は、待機命令であり、上記処理ユニットは、上記待機命令に位置付けられた上記予め定められたデータ値の受信により、予め定められた時間待機する。

例えば、一時的な問題を示す上記処理ユニットの待機命令に上記予め定められたデータ値を位置付けることにより、上記処理ユニットは、上記予め定められたデータ値の受信により、自動的に待機する。従って、上記記憶ユニットが、上記一時的な問題から復旧するまで、上記処理ユニットを停止するために、追加の制御信号を供給せずとも良い。

上記第１の局面のさらに他のメリットを有する実施形態によると、上記予め定められた処理命令は、ジャンプ命令であり、上記処理ユニットは、上記ジャンプ命令に位置付けられた上記予め定められたデータ値の受信により、予め定められたアドレスへジャンプする。

上記予め定められたデータ値をジャンプ処理命令に位置付けることにより、ジャンプ処理は、例えば一時的なエラー発生時に、上記予め定められたデータ値の供給により自動的に行われる。この方法では、一定の動作の実行に用いられる処理命令は、一定の動作に対応する処理命令にジャンプすることにより実行可能となる。

上記第１の局面のさらに他のメリットを有する実施形態によると、上記検出ユニットは、複数の検出器を有し、上記一定の動作は、少なくとも１つの予め定められる検出器の機能を検査するように適合される。

上記記憶ユニットに含まれる１つあるいは複数の検出器の機能を検査するように上記一定の動作を適合させることにより、上記記憶ユニットの組織的な検査は、上記記憶ユニットの適切な動作を保証するために、上記一定の動作の一部として行うことができる。

本発明の第２の局面によると、記憶ユニットに連結される処理ユニットを有する処理配列が設けられる。上記記憶ユニットは、上記処理ユニットの処理命令に関連付けられたデータ値を格納すると共に、上記記憶ユニットからデータ値を取り出せない場合に予め定められたデータ値を上記処理ユニットに供給し、上記予め定められたデータ値は、上記処理ユニットに一定の動作を始めさせる処理命令に位置付けられる。

処理命令を格納すると共に、処理命令を処理ユニットに供給するように適合される記憶ユニットを有する処理配列を設けることにより、また、上記処理ユニットに一定の動作を始めさせる処理命令に位置付けられる予め定められたデータ値を供給することにより、上記記憶ユニットから上記処理ユニットへ与えられる上記データ値は、常に、上記処理ユニットの制御動作の影響を受ける。上記記憶ユニットが正しく動作している場合は、上記記憶ユニットに格納される処理命令は、上記処理配列により実行される。しかしながら、上記記憶ユニットが正しく動作しない場合は、上記処理ユニットに一定の動作を始めさせる上記処理命令に位置付けられる上記データ値が代りに実行される。

上記第２の局面のメリットを有する実施形態によると、上記一定の動作には、遅延ループが含まれる。上記一定の動作に遅延ループを有することより、上記記憶ユニットは、例えば一時的な問題を解決するために用いられる特別な時間を得る。

本発明のさらに他の局面によると、上記記憶ユニットは、不揮発性の記憶装置を有する。上記処理配列に不揮発性の記憶装置を有することにより、上記不揮発性の記憶装置に格納される処理命令は、上記処理配列の始動時に用いられる。

上記第２の局面のさらに他のメリットを有する実施形態によると、上記記憶ユニットは、処理命令の第１セットが上記処理ユニットにより実行される場合は、上記一定の動作を行うように適合された上記処理命令の第１セットを有する。上記記憶ユニットに処理命令の第１セットを有することにより、上記一定の動作を行うために必要な上記処理命令は、一般的に上記処理配列のデータ記憶装置として用いられる上記同一の記憶ユニットに格納される。従って、上記一定の動作の上記処理命令を格納する追加の記憶ユニットは必要無い。

上記第２の局面のさらに他のメリットを有する実施形態によると、上記記憶ユニットは、処理命令の第２セットが上記処理ユニットにより実行される場合は、予め定められる動作を行うように適合された上記処理命令の第２セットをさらに有する。

上記第２の局面のさらに他のメリットを有する実施形態によると、上記処理命令の第１セットおよび上記処理命令の第２セットが点在する。上記記憶ユニットに処理命令の第１及び第２セットを有することにより、例えば上記処理配列の使用者の動作、および上記一定の動作等の予め定められた動作を行うために必要な全ての処理命令は、上記処理配列に格納される。上記第１及び第２のセットを点在させることは、上記記憶ユニットの記憶容量の有効利用を可能にする。

本発明の第３の局面によると、メモリカード装置は、処理ユニットと、インターフェースと、上記処理ユニットにより上記インターフェースに連結される不揮発性の記憶ユニットとを備え、上記処理ユニットと上記記憶ユニットは、本発明の上記第１及び第２の局面に従い処理配列を形成する。上記第１または第２の局面に従う処理配列をメモリカード装置へ集積することにより、一時的な問題から復旧することができるメモリカード装置を供給することができる。

本発明の第４の局面によると、処理配列の動作方法が設けられる。上記処理配列は、記憶ユニットに連結される処理ユニットを備える。上記動作方法は、上記記憶ユニットからデータ値を要求するステップと、上記要求されたデータ値、或いは上記記憶ユニットから上記処理ユニットへ予め定められたデータ値を伝送するステップと、上記予め定められたデータ値の受信により、上記処理ユニットにより一定の動作を行うステップとを有する。予め定められたデータ値の受信により一定の動作を行うことで、処理ユニットは、動作中に、予め定められた方法で予め定められたデータ値に対応することができる。

上記第４の局面のメリットを有する実施形態によると、上記一定の動作には、上記処理配列の初期化が含まれる。上記一定の動作の一部として初期化を行うことにより、上記処理配列は、例えば一時的なエラーの検出時に初期化することができる。

上記第４の局面のさらに他のメリットを有する実施形態によると、上記一定の動作には、上記処理ユニットの状態を復旧するように適合される復旧命令が含まれる。上記一定の動作の一部として復旧命令を実行することにより、上記処理ユニットは、定義される状態、例えば、一時的な欠陥が発生する直前の状態に復旧することができる。

本発明の第５の局面によると、処理配列の製造方法が供給される。上記製造方法は、一定の動作を始めるように適合された少なくとも１つの予め定められた処理命令のセットを供給するステップと、上記処理命令のセットを実行する処理ユニットを設けるステップと、データ値を格納すると共に、格納されたデータ値、或いは、自身から格納されたデータ値を取り出せない場合に予め定められたデータ値をデータ出力に伝送する記憶ユニットを設けるステップと、上記予め定められたデータ値を、上記一定の動作を始めるように適合された予め定められた処理命令に位置付けるステップとを有する。

上記製造方法によると、上記予め定められた処理配列は、設計及び製造が可能であり、上記処理配列は、本発明の第４の局面に従う動作方法を実行するように適合される。

本発明のさらなる詳細及び実施形態は、上記請求項で述べられる。

本発明は、以下に述べられる図面を用いた実施形態によって、より詳細に述べられる。

図１は、処理配列１の概略図を示す。処理配列１は、記憶ユニット２と、データバス４により接続される処理ユニット３とを含む。

記憶ユニット２は、記憶セル５の行列と、１つ１つが上記行列の各々のセンスアンプである６つの検出ユニット６と、データ出力７とを含む。記憶ユニット２は、さらにクロック入力９からの外部クロック信号ＣＬＫを受信する内部クロック信号生成器８を含む。内部クロック信号生成器８により供給される内部クロック信号は、データ出力７と参照生成器１０とに供給される。参照生成器１０は、参照電流或いは参照電圧を検出ユニット６に供給する。加えて、記憶ユニット２は、検出ユニット６を介して検出するために、１つ或いは複数の記憶セル５を選択するために用いられるアドレスデコーダ１１を含む。

処理ユニット３は、命令入力１２と、命令処理装置１３と、プログラムカウンタ１４とを含む。命令処理装置１３は、命令入力１２と制御するプログラムカウンタ１４とに動作可能に接続される。

加えて、プログラムカウンタ１４は、アドレスデコーダ１１に動作可能に接続され、処理ユニット３により次の処理サイクルの間に実行される処理命令が格納される記憶ユニット２にアドレスを供給するために設置される。アドレスデコーダ１１は、上記アドレスを復号化し、対応する記憶セル５を選択するために用いられる。

選択される記憶セル５の内容が、次の要求がアドレスデコーダ１１に出されるか、次のクロックパルスが内部クロック信号生成器８により供給される前に、検出ユニット６により首尾よく検出される場合に、記憶セル５の上記検出される内容は、データ出力７に供給される。そこから検出されるデータ値は、データバス４により、処理ユニット３の命令入力１２へ伝送される。

しかしながら、検出ユニット６による記憶セル５の内容の上記検出が、次の要求がアドレスデコーダ１１により受信されるか、次のクロックパルスが内部クロック信号生成器８に受信される時間で首尾よく完了しない場合には、データ出力７はリセットされる。上記場合には、記憶ユニット２は、予め定められた結果的に予測可能なデータ値を供給する。例えば、フラッシュメモリユニット２は、内蔵されている検出ユニット６が読み取り要求を首尾よく完了できない場合に、予め定義される論理値を全てのデータ出力に供給してもよい。

例えば、データ出力７の回路設計に用いられる全てのトランジスタは、記憶ユニット２が、データバス４の全てのデータラインに、Ｈ（ハイ）レベルの論理値を出力するようにリセットされてもよい。この方法では、予め定められるデータ値が、記憶ユニット２により供給され、処理ユニット３の命令入力１２へ伝送される。

本発明の第１の実施形態では、記憶ユニット２は、そのデータ出力７に接続される全てのデータラインにＨ（ハイ）レベルの論理値を供給するように適合されている。

上記例によると、処理配列１の、記憶ユニット２と、データバス４と、処理ユニット３とは、６ビットのデータ値を用いる。各々のデータ値の最初の３ビットは、処理ユニット３により実行される処理命令を符号化するために用いられるが、残りの３ビットは、指定される処理命令のアドレス或いはデータ値を符号化するために用いられる。

上記具体例では、記憶セル５に格納されるデータ値の検出失敗時に、記憶ユニット２により供給される上記データ値“１１１１１１”は、処理ユニット３により、記憶ユニット２の上記最後のアドレス１１１への“ジャンプ”処理命令（ＪＭＰ）として理解される。

図２は、本発明の上記第１の実施形態に基づく記憶ユニット２の記憶内容の概念図を示す。記憶ユニット２は、アドレス１００〜１１１に格納される処理命令の第１セット２１を含む。記憶ユニット２の最後のアドレスであるアドレス１１１では、第２の最後のアドレス１１０へのジャンプ処理命令が格納されている。上記第２の最後のアドレスでは、上記第２の最後のアドレスのすぐ上位にあるアドレス１０１へのジャンプ処理命令が格納されている。アドレス１０１では、このアドレスの上位にあるアドレス１００へのジャンプ処理命令が格納されている。アドレス１００では、最初のアドレス０００へのジャンプ処理命令が格納されている。アドレス０００〜０１１を含む処理命令の第２セット２２は、他の動作のため、例えば処理配列１の使用者の機能を実行するための処理命令を格納するために用いられる。

例えば処理配列１の始動時の一時的なエラーの場合には、記憶ユニット２は、上記予め定められたデータ値“１１１１１１”を処理ユニット３に供給する。処理ユニット３は、このデータ値を命令入力１２で受信し、上記受信データ値を命令処理装置１３の命令として復号化する。上記具体例では、命令処理装置１３は、記憶ユニット２の上記最後のアドレス１１１へのジャンプ命令を受信する。従って、プログラムカウンタ１４は、次に記憶ユニット２から要求されるアドレス１１１にセットされる。

記憶ユニット２が、上記要求されるデータ値を検索できない間は、データ出力７により、処理ユニット３の命令入力１２へのデータバス４に上記予め定められるデータ値“１１１１１１”が常に供給される。従って、上記記憶ユニットが誤った状態である間は、処理配列１はこの遅延ループのままである。

少なくともデータバス４のＬＳＢビットに対応する検出ユニット６が、通常動作に利用可能になるとすぐに、記憶ユニット２は、アドレス１１１に実際に格納される上記データ値を検出可能になる。そこに格納されているデータ値である“１１１１１０”は、それからデータ出力７に転送され、命令入力１２に伝送される。従って、命令処理装置１３は、上記第２の最後のアドレス１１０へのジャンプ命令を実行する。さらに、対応するアドレスが、プログラムカウンタ１４と、上記対応するアドレス１１０に格納されるデータ値を要求するアドレスデコーダ１１とへ転送される。

もし、記憶ユニット２と、少なくとも上記選択される記憶セル５から読み出されるデータ値の第２のＬＳＢビットに対応する検出ユニット６とが、動作の準備が完了しておれば、アドレス１０１へジャンプする命令コード、即ちデータ値“１１１１０１”が、記憶ユニット２のデータ出力７へ転送される。しかしながら、上記第２の最後の検出ユニット６が、まだ動作の準備ができていない場合には、アドレス１１１へジャンプする上記誤った処理命令がデータ出力７へ出力され、命令入力１２へ転送される。従って、記憶ユニット２は、上記第２の最後の検出ユニット６が通常動作に利用可能となるまで、アドレス１１１に格納される上記記憶ユニットの上記内容を再びロードし、上記遅延ループを再び開始する。

図２に示される本実施形態では、２つのＬＳＢビットに対応する上記２つの検出ユニット６の上記適切な作業は、さらなるジャンプ処理命令、即ちアドレス１００へのジャンプにより検査される。上記検出されるデータ値の上記２つのＬＳＢビットに対応する検出ユニット６が、正しく動作する場合は、アドレス１００での記憶セル５の内容が、命令入力１２へロードされる（by loaded）。

上記例の上記目的のためには、全ての検出ユニット６が動作可能になる時間により、十分な水準の信頼性が示されるとみなせる。実際には、上記要求される水準の信頼性は、上述の一定の動作に用いられる処理命令の第１セット２１を修正することにより調節されても良い。

上記一定の動作を含む処理命令の第１セット２１の最後の処理命令として、記憶ユニット２のアドレス１００に格納される上記ジャンプ処理命令、即ちアドレス０００へジャンプする処理命令が首尾よく読み出され、その結果、命令処理装置１３は、このジャンプコマンドで満たされ、プログラムカウンタ１４はアドレス０００で満たされる。そして、ついに、アドレス０００と次のアドレスとに格納される処理命令の第２セット２２の実行が開始される。通常は、このアドレス範囲は、処理配列１に特有の幾つかの動作のために用いられ、処理配列１を初期化する処理命令を含んでいても良い。

記憶ユニット２の上記予め定められるデータ値“１１１１１１”を、予め定められるアドレスへのジャンプのために用いられる処理命令（ＪＭＰ１１１）に位置付けることにより、及び図２に示され、上述のような一連のジャンプ命令を含む上記処理命令の第１セット２１を設けることにより、遅延ループは、記憶ユニット２の検出ユニット６の組織的な検査を実行する。一度記憶ユニット２の適切な機能における予め定められる水準の信頼性が、３つの検出ユニット６が上記適切な動作を行う上記与えられる例で達せられると、処理ユニット３は、記憶ユニット２の最初の部分に格納される処理命令の第２セット２２の実行を開始する。この方法では、処理配列１は、最初に遅延ループを実行し、次に、そのスタートアドレスに格納される命令を実行することによって処理配列１を再始動させることにより、記憶ユニット２の一時的な問題に応答するように適合されている。

図３は、本発明に基づく第２の実施形態の記憶内容を示す。記憶ユニット２から、処理ユニット３へ、一時的な欠陥の場合に伝送される上記予め定められたデータ値は、再度“１１１１１１”であるとする。これは、再度、記憶ユニット２の上記最後のアドレスへのジャンプ（ＪＭＰ１１１）に相当する。

処理命令の第１セット３１を含む記憶ユニット２は、一定の動作を実行するために用いられ、処理命令の第２セット３２は、予め定められる動作を実行するために用いられる。図２に示される上記実施形態と異なる点は、第１セット３１と第２セット３２とは、それらの両方が、第１の部分３１Ａ及び３２Ａと、第２の部分３１Ｂ及び３２Ｂとをそれぞれ有するように点在している点である。

その上、処理命令の第１セット３１は、最後にアドレス１１０及び１０１へのジャンプ処理命令と、記憶ユニット２の第２の最後のアドレスとをそれぞれ含む。しかしながら、この時記憶ユニット２のアドレス１０１に格納される上記処理命令は、アドレス０１１へジャンプする処理命令である。

従って、この命令と、その部分における上記一定の動作とは、データバス４の上記第３のＬＳＢデータビットに対応する検出ユニット６の上記の適切な作業を検査するように適合される。従って、この実施形態では、処理配列１を初期化するために用いられるアドレス０００へのジャンプは、処理命令の第１セット３１の第１の部分３１Ａにおけるアドレス０１１に格納される。

検出ユニット６を、お互いに独立して１つまた１つと検査することにより、各々の検出ユニット６の上記適切な動作は、記憶ユニット２に格納される処理命令の第２セット３２の上記最初のアドレス０００への最後のジャンプが行われる前に確かめることができる。この検出ユニット６の個々の検査の結果として、記憶ユニット２の処理命令の第２セット３２は、遅延ループを形成する処理命令の第１セット３１の第１の部分３１Ａにより分割される。上記例では、残りのアドレス空間は、第１の部分３２Ａと、第２の部分３２Ｂとに分割される。これらの部分３２Ａ及び３２Ｂは、例えば、処理命令の第２セット３２への第１の部分３２Ａの最後の処理命令として格納されるジャンプ処理命令により結合することができる。

図３に示される上記例では、予め定められる信頼性の水準に達するように要求される処理命令の第１セット３１の大きさは、検出されるデータ値の幅（width）と共に線形に増加すると気づくことは重要である。しかしながら、従来技術によれば、最も多くのエラー訂正計画案の場合には、記憶ユニット２の容量はそのままで増加しない。従って、全ての実用的な目的に関して、処理命令の第１セット３１の上記大きさは、一定で、記憶ユニット２の上記容量と比較して小さい。

図２及び図３にそれぞれ示される実施例では、図２で示される第１の種類の遅延ループと、図３で示される第２の種類の遅延ループとの間の差は、小さいものだけであるけれども、一般には、それらは、記憶ユニット２の内容が非常に異なるという結果に終わるだろう。これは、一般的に、処理配列１のデータ幅が、実際は、ここで簡単に示すことができるものより大きいためである。特に、図２に示される上記遅延ループは、必ず１つの連続的な処理命令のセット合２１になると言う結果に終わる。代りに、図３に示される上記第２の種類の遅延ループは、処理命令の第１セット３１が分割されると言う結果に終わる。

図２及び図３にそれぞれ示される実施形態では、ジャンプ処理命令が例として用いられるけれども、サブルーチンコール、条件分岐、或いは類似の処理命令のような他の処理命令を用いても、上記効果と同一の効果を得られる。

図４は、本発明の第３の実施形態を示す。この実施形態では、記憶ユニット２が、一時的なエラーの場合に、データ出力７の全てのラインにＬ（ロー）レベルの論理値を供給するように適合されている。ここでは、予め定められるデータ値“００００００”が、“非動作”処理命令を示すために用いられる予め定められる処理命令ＮＯＰに位置付けられる。

上記ＮＯＰ処理命令の受信時には、処理ユニット３は、プログラムカウンタ１４の数値を１ずつ増加する以外の動作は行わない。

記憶ユニット２の最初の４つのアドレスは、処理命令の第１セット４１を形成する上記ＮＯＰ処理命令に対応する上記データ値“００００００”で満たされる。従って、記憶ユニット２が、最初の４つの記憶セル５の内容を読み出す準備ができているか否かに関係なく、記憶ユニット２から処理ユニット３への出力は、そのどちらか一方において上記データ値“００００００”である。従って、処理ユニット３は、処理配列１の動作の上記最初の４サイクルの間は、プログラムカウンタ１４の数値を０から４まで増加する以外の動作は行わない。

この実施形態に関しては、４つのサイクルの後で、記憶ユニット２は、上記要求される水準の信頼性を有する通常動作の準備ができると考えられる。従って、処理配列１の５番目のサイクルにおいて、検出ユニット６は、記憶ユニット２のアドレス１００での記憶セル５の内容を読み出す準備ができる。このアドレスでは、処理配列１の予め定められた動作のために用いられる処理命令を含む処理命令の第２セット４２が始まる。従って、処理配列１は、記憶ユニットの２始動時に一時的な欠陥とは無関係となる。

図４に示される上記例は、一定の動作を実行するために上記ＮＯＰ命令を用いるけれども、他の処理命令を用いることも可能である。例えば、加算或いは減算のような全ての演算命令は、それらの結果が、処理命令の第２セット４２の上記適切な動作に影響しない限り使用可能である。代りに、或いは加えて、プログラムカウンタ１４の増加無しで、予め定められる時間待機する等の幾つかの特有の一定の動作を実行する、特別な処理命令を処理ユニット３に供給することもできる。

図５は、本発明の実施形態に基づく処理配列１の動作方法のフローチャートを示す。

第１のステップ５１では、処理ユニット３は、記憶ユニット２からデータ値を要求する。例えば、プログラムカウンタ１４に格納されている、１つ或いは複数の予め定められている記憶セル５に対応するアドレスが、アドレスデコーダ１１に転送される。加えて、或いは代りに、上記の要求は、記憶ユニット２のクロック入力９にクロック信号ＣＬＫを供給することにより行われてもよい。

ステップ５２では、記憶ユニット２は、検出ユニット６により、上記要求されたデータ値の検出を試みる。例えばセンスアンプは、アドレスデコーダ１１により復号化された上記アドレスに対応する記憶セル５の上記プログラム状態を検出するために用いられても良い。この目的のために、上記選択される記憶セル５を流れる電流、あるいは上記選択される記憶セル５の電圧は、参照生成器１０により生成された参照信号と比較されても良い。

記憶セル５の上記プログラム状態を検出するための別の方法及び装置は、当業者に周知であり、本発明においても用いることが可能である。特に、複数のビットが、複数の検出ユニット６により同時に検出される図１に示すような設計を用いることが可能である。代りに、要求されるデータ値を形成する個々のビットが、単一の検出ユニット６を用いて１つずつ検出されるような他の設計が用いられても良い。

ステップ５３では、記憶ユニット２は、上記検出が首尾よく完了したか否かを確定する。例えば、内蔵されている制御回路が、データ値が検出ユニット６により検出され、データ出力７に伝送されたか否かを検査することも可能である。代りに、記憶ユニット２は、各々が異なるクロック信号ＣＬＫを受信すると、データ出力７に接続される全てのデータラインをリセットするように設計されることも可能である。

上記検出が失敗した場合は、例えば、次の信号がアドレスデコーダ１１またはクロック入力９により受信される場合等の不十分な検出時間、或いは、例えば、記憶ユニット２に具備されている電圧源（不図示）が、上記検出時に完全に動作可能でなかった場合等の不十分な供給電圧等の他の原因を含んでいる。

上記検出が首尾よく行われた場合には、ステップ５４において、記憶ユニット２は、記憶セル５の内容を含む上記要求されたデータ値を、処理ユニット３へ伝送する。例えば、データ出力７に格納されている、予め検出されたデータ値が、データバス４を介して、処理ユニット３の命令入力１２へ転送されても良い。

受信されるデータ値は、命令処理装置１３により実行される特有の処理命令に対応していても良い。例えば、上記処理命令は、処理配列１の予め定められている動作を行うために用いられる処理命令の第２セット２２、３２、或いは４２の一部であっても良い。

上記検出が不成功であると確定される場合には、ステップ５５において、記憶ユニット２は、処理ユニット３へ予め定められているデータ値を伝送する。例えば、次のクロック信号ＣＬＫがクロック入力９により受信されると、データ出力７に含まれる電子ゲートがリセットされ、これにより、データバス４の全ての信号ラインにＨ（ハイ）レベルの論理値、即ち、上記第１及び第２の実施形態において述べたような“１１１１１１”の予め定められているデータ値を供給する。

実施形態によれば、この予め定められているデータ値は、処理ユニット３により予め定められている処理命令に位置付けられている。例えば、命令入力１２は、上記受信される予め定められているデータ値を復号化し、命令処理装置１３の上記予め定められている処理命令を始動させる手段を含んでも良い。図２、図３、図４及び上記に示したように、上記予め定められる処理命令は、サブルーチンコール命令、ジャンプ命令、遅延命令、非動作命令、或いは一定の動作を始めるように適合された他の命令を含んでいても良い。

ステップ５６では、一定の動作が処理ユニット３により行われる。一定の動作は、個々の処理命令、中身の無い列（sequence）或いは処理配列１の一時的な問題を解決するために適切な処理ユニット３により初期化される他の機能を含む処理命令の列でも良い。例えば、処理ユニット３は、図２或いは図３で述べたような遅延ループを実行しても良い。代りに、処理ユニット３はさらに、記憶ユニット２が図４に示したような動作が可能になるまで、予め定められた時間或いはクロックサイクルの間処理を停止しても良い。処理ユニット３はまた、処理ユニット３を中断、或いは幾つかの他の種類の一定の動作を実行するように、または、処理ユニット３の予め定められる状態を取り戻すように設計された処理命令を設けても良い。

上述した方法は、記憶ユニット２と処理ユニット３とを含むどの処理配列１と共に用いられても良い。例えば、メモリカード装置で用いられるマルチビットフラッシュメモリユニット２に用いられることも可能である。それらの内部構造と、現代の装置で用いられる供給電圧のますますの低下とのために、完全に動作可能になるために始動時に追加の時間を必要とするかもしれないフラッシュメモリユニットは、内部に高電圧源を必要とする。しかしながら、上記方法はさらに、他のタイプの記憶ユニット、例えばＳＲＡＭ、ＲＡＭ、ＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ或いはＥＥＰＲＯＭと共に用いられても良い。

図６は、処理配列１の製造方法のフローチャートを示す。

第１のステップ６１では、処理命令のセットが設けられる。上記セットは、一定の動作を始めるために適切な少なくとも１つの予め定められる処理命令を含む。上記予め定められる処理命令は、例えばジャンプ命令（ＪＭＰ）、或いは非動作命令（ＮＯＰ）であっても良い。さらなるステップ６２では、ステップ６１で設けられる上記処理命令のセットを実行するように適合される処理ユニット３が設けられる。

ステップ６３では、記憶ユニット２が設けられる。記憶ユニット２は、データ値を格納し、要求があり次第データ値を戻すように適合される。要求が首尾よく実行される場合は、記憶ユニット２に格納されるデータ値が戻される。一時的な欠陥の発生が原因で、要求がうまく実行されない場合は、予め定められたデータ値が戻される。

ステップ６４では、記憶ユニット２の上記予め定められたデータ値は、上記一定の動作を始めるように適合される上記予め定められた処理命令に位置付けられる。ステップ６１〜ステップ６４は、一般的に処理配列１の設計段階で実行される。従って、上記ステップは、繰り返し、または任意の順序で、或いは同時に行われても良い。

任意のステップ６５では、処理命令の第１セット（２１、３１、４１）が、記憶ユニット２へ格納される。処理命令の第１セット（２１、３１、４１）は、上記図２、図３、及び図４に示される上記遅延ループのような複数の処理命令を含む一定の動作を実行するために用いられても良い。ステップ６５は、製造時、例えば処理配列１にファームウェアをプリロードする（pre-loading）時に行われても良い。代りに、ステップ６５は、処理配列１の動作中に、例えば、始動時に不揮発性の記憶装置から揮発性の記憶ユニット２へ処理命令を写すことにより行われても良い。

〔符号の説明〕
１ 処理配列
２ 記憶ユニット
３ 処理ユニット
４ データバス
５ 記憶セル
６ 検出ユニット
７ データ出力
８ 内部クロック信号生成器
９ クロック入力
１０ 参照生成器
１１ アドレスデコーダ
１２ 命令入力
１３ 命令処理装置
１４ プログラムカウンタ
２１、３１、４１ 処理命令の第１セット
２２、３２、４２ 処理命令の第２セット
５１〜５６、６１〜６５ ステップ
ＣＬＫ クロック信号

処理配列の概略図である。 第１の実施形態による処理配列の記憶内容を示す図である。 第２の実施形態による処理配列の記憶内容を示す図である。 第３の実施形態による処理配列の記憶内容を示す図である。 処理配列の動作方法のフローチャートである。 処理配列の製造方法のフローチャートである。

Claims (21)

1. 命令入力から受けるデータ値に関連付けられ、一定の動作を始めるように適合された少なくとも１つの予め定められた処理命令を有する予め定められた処理命令のセットを実行する処理ユニットと、
   データ値を格納する複数のメモリセルを有する記憶ユニットと、
   上記メモリセルのデータ値を検出する検出ユニットと、
   上記命令入力に連結され、検出が成功した場合には、上記メモリセルの検出されたデータ値を供給すると共に、検出が不成功の場合には、予め定められたデータ値を供給するデータ出力とを備え、
   上記予め定められたデータ値は、上記処理ユニットを介して実行される上記一定の動作を始めるように適合された上記予め定められた処理命令に位置付けられることを特徴とする処理配列。
2. 上記予め定められた処理命令は、待機命令を有し、上記処理ユニットは、上記待機命令に位置付けられた上記予め定められたデータ値の受信により、予め定められた時間待機するように構成されることを特徴とする請求項１に記載の処理配列。
3. 上記予め定められた処理命令は、ジャンプ命令を有し、上記処理ユニットは、上記ジャンプ命令に位置付けられた上記予め定められたデータ値の受信により、予め定められたアドレスへジャンプすることを特徴とする請求項１に記載の処理配列。
4. 上記検出ユニットは、複数の検出器を有し、上記一定の動作は、少なくとも１つの予め定められた検出器の機能を検査するように適合されることを特徴とする請求項１に記載の処理配列。
5. 記憶ユニットと、
   上記記憶ユニットに連結される処理ユニットとを備え、
   上記記憶ユニットは、上記処理ユニットの処理命令に関連付けられたデータ値を格納すると共に、上記記憶ユニットからデータ値を取り出せない場合に予め定められたデータ値を上記処理ユニットに供給し、
   上記予め定められたデータ値は、上記処理ユニットに一定の動作を始めさせる処理命令に位置付けられることを特徴とする処理配列。
6. 上記一定の動作は、遅延ループを含むことを特徴とする請求項５に記載の処理配列。
7. 上記記憶ユニットは、不揮発性の記憶装置を有することを特徴とする請求項５に記載の処理配列。
8. 上記記憶ユニットは、処理命令の第１セットが上記処理ユニットにより実行される場合は、上記一定の動作を行うように適合された上記処理命令の第１セットに関連付けられるデータ値を有することを特徴とする請求項７に記載の処理配列。
9. 上記記憶ユニットは、処理命令の第２セットが上記処理ユニットにより実行される場合は、上記一定の動作を行うように適合された上記処理命令の第２セットに関連付けられるデータ値をさらに有することを特徴とする請求項８に記載の処理配列。
10. 上記処理命令の第１セットおよび上記処理命令の第２セットに関連付けられる上記データ値が点在することを特徴とする請求項９に記載の処理配列。
11. インターフェースと、
    処理ユニットと、
    上記処理ユニットにより上記インターフェースに連結される不揮発性の記憶ユニットとを備え、
    上記記憶ユニットは、上記処理ユニットの処理命令に関連付けられるデータ値を格納すると共に、上記記憶ユニットからデータ値を取り出せない場合に予め定められたデータ値を上記処理ユニットに供給し、
    上記予め定められたデータ値は、上記処理ユニットに一定の動作を始めさせる処理命令に位置付けられることを特徴とするメモリカード装置。
12. 上記一定の動作は、遅延ループを含むことを特徴とする請求項１１に記載のメモリカード装置。
13. 上記記憶ユニットは、処理命令の第１セットが上記処理ユニットにより実行される場合は、上記一定の動作を行うように適合された上記処理命令の第１セットに関連付けられるデータ値を有することを特徴とする請求項１１に記載のメモリカード装置。
14. 上記記憶ユニットは、処理命令の第２セットが上記処理ユニットにより実行される場合は、上記一定の動作を行うように適合された上記処理命令の第２セットに関連付けられるデータ値をさらに有することを特徴とする請求項１３に記載のメモリカード装置。
15. 上記処理命令の第１セットおよび上記処理命令の第２セットに関連付けられる上記データ値が点在することを特徴とする請求項１４に記載のメモリカード装置。
16. 記憶ユニットに連結される処理ユニットを備える処理配列の動作方法であって、
    上記記憶ユニットからデータ値を要求するステップと、
    上記要求されたデータ値、或いは上記要求されたデータ値が上記記憶ユニットから取り出せない場合に上記記憶ユニットから上記処理ユニットへ予め定められたデータ値を伝送するステップと、
    予め定められた処理命令に関連付けられた上記予め定められたデータ値の受信により、上記処理ユニットにより一定の動作を行うステップとを有することを特徴とする処理配列の動作方法。
17. 上記予め定められた処理命令は、ジャンプ命令を有し、
    上記一定の動作を行うステップは、上記記憶ユニットに含まれる予め定められたアドレスから処理命令に関連付けられた要求されたデータ値を有することを特徴とする請求項１６に記載の処理配列の動作方法。
18. 上記一定の動作は、上記処理配列の初期化を含むことを特徴とする請求項１６に記載の処理配列の動作方法。
19. 上記一定の動作は、上記処理ユニットの状態を復旧するように適合された復旧命令を含むことを特徴とする請求項１６に記載の処理配列の動作方法。
20. 一定の動作を始めるように適合された少なくとも１つの予め定められた処理命令のセットを供給するステップと、
    上記処理命令のセットを実行する処理ユニットを設けるステップと、
    データ値を格納すると共に、格納されたデータ値、或いは、自身から格納されたデータ値を取り出せない場合に予め定められたデータ値をデータ出力に伝送する記憶ユニットを設けるステップと、
    上記予め定められたデータ値を、上記一定の動作を始めるように適合された予め定められた処理命令に位置付けるステップとを有することを特徴とする処理配列の製造方法。
21. 上記一定の動作を実行するように適合された処理命令の第１セットに関連付けられるデータ値を上記記憶ユニットに格納するステップをさらに有することを特徴とする請求項２０に記載の処理配列の製造方法。

Images