JPH11296355A - デュアルブ―ト可能デバイスにおけるプログラム可能情報の利用方法 - Google Patents

デュアルブ―ト可能デバイスにおけるプログラム可能情報の利用方法

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JPH11296355A
JPH11296355A JP11049589A JP4958999A JPH11296355A JP H11296355 A JPH11296355 A JP H11296355A JP 11049589 A JP11049589 A JP 11049589A JP 4958999 A JP4958999 A JP 4958999A JP H11296355 A JPH11296355 A JP H11296355A
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Glen Atkins
グレン・アトキンス
Lee Atchison
リー・アチソン
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Abstract

(57)【要約】 【課題】本発明を用いると、多重ブートメモリデバイ
ス、該多重ブートメモリデバイスを更新する方法および
該多重ブートメモリデバイス間で選択する方法を提供す
る。 【解決手段】リセットスイッチ１２２は、リセットスイ
ッチの長時間アクティブ状態とその短時間アクティブ状
態を区別する検出回路（１１８、１２０）に接続され、
この検出回路に関連する選択回路１１６は、検出回路が
検出した長時間アクティブ状態または短時間アクティブ
状態に応答して、プログラム可能デバイスによる使用の
ために主ブートメモリデバイス１０８または補助ブート
メモリデバイス１１０を選択する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、プログラム可能デ
バイスにおけるプログラム更新に関し、特に、デュアル
ブートプログラム可能デバイスにおいてプログラム更新
を実行し、前述のデュアルブート可能なデバイスすなわ
ち装置を使用する方法および関連装置に関する。
【０００２】
【従来技術】プログラム可能デバイスにおける初期ロー
ディングのために更新可能なブート命令シーケンスを提
供することは、当該技術において一般的に知られてい
る。本明細書中で用いる「プログラム可能デバイス」に
は、プロセッサ（処理装置）、フィールドプログラム可
能論理デバイス、その他のプログラム可能な電子機器が
含まれる。プロセッサは、関連するメモリ（またはプロ
セッサに関連するキャッシュメモリの内部）に格納され
たプログラムされている命令を実行するコンピューティ
ングデバイスあるいは計算装置である。プロセッサは、
所望のアプリケーションについてその動作を初期化する
ためにブート命令シーケンスをメモリデバイスから取り
出しすなわちフェッチして、実行する。フィールドプロ
グラム可能論理デバイス（ＦＰＬＤ:field programmabl
e logic device）は、ブール論理電子回路のアレイを
（通常、単一集積回路内に）含むデバイスである。各種
論理回路間の相互接続は、関連メモリデバイスからＦＰ
ＬＤ内にロードされるプログラムされたシーケンス（例
えば、ブート命令シーケンス）によって規定あるいは定
義される。さらに、本明細書中で用いる「ブート命令シ
ーケンス」は、ブート命令シーケンスに関連するプログ
ラム可能デバイスによってロードされ、また取り出され
るいずれのプログラムされた情報も広義に含むものとす
る。
【０００３】通常、前述のブート命令シーケンスは、こ
のプログラム可能デバイスに関連するメモリに格納され
る。例えば、典型的なパーソナルコンピューティングシ
ステムでは、メモリデバイス（例えば、ＲＯＭ ＢＩＯ
Ｓチップ）は、パーソナルコンピュータの中央処理装置
（ＣＰＵ）によって実行されるべき初期命令を格納す
る。このようなパーソナルコンピュータをリセットした
り、最初に電源を投入すると、中央処理装置は、ＲＯＭ
メモリデバイスからブート命令を直接取り出しあるいは
フェッチする。あるいは、例えば、ある特定のアプリケ
ーションでは、ＦＰＬＤが、そのコンフィギュレーショ
ンすなわち構成内容を関連メモリデバイスから初期ロー
ドする。初期コンフィギュレーションは、その所期のア
プリケーションにおいてＦＰＬＤによって実行されるべ
きブール論理関数を規定あるいは定義する。
【０００４】ブート命令シーケンスを含むメモリデバイ
スは、これに含まれる命令（論理関数）が更新された命
令によって再プログラミングできるという意味から、し
ばしば更新可能である。例えば、典型的なパーソナルコ
ンピュータでは、中央処理装置において動作する命令に
よって電子的に消去されて再プログラムされ得るフラッ
シュメモリデバイスにブート命令を格納することがよく
ある。あるいは、例えば、フィールドプログラム可能論
理デバイスは、リセット時に、フィールドプログラム可
能論理デバイスに関連するこのようなフラッシュまたは
プログラム可能メモリデバイスに格納された情報によっ
て初期プログラムされるか、または関連プロセッサにお
いて動作する命令によって更新される。
【０００５】このようなブート情報（プログラム命令、
プログラムされた論理等）を含むメモリデバイスは、通
常、まずメモリデバイスの内容を消去し、次いで更新さ
れたブート情報によってメモリデバイスをプログラムす
ることによって更新される。従って、更新シーケンスが
何らかの事情で失敗すると問題が生じる可能性がある。
このような不具合が生じたメモリデバイスは、使用不能
な状態で放置される場合がある。例えば、メモリデバイ
スの消去は完了したかも知れないが、再プログラミング
が失敗したかもしれない、あるいは再プログラミングが
部分的に失敗してしまったかもしれない。もしブートメ
モリデバイスがそのような使用できない状態で放置され
たら、このような使用不能状態でブートメモリデバイス
が放置されると、アプリケーション全体がシャットダウ
ンあるいは強制終了され得る（例えば、コンピュータが
動かなくなるかもしれないし、またはＦＰＬＤを組み込
んだ回路が動作しなくなるかもしれない）。
【０００６】上記の記載に鑑みて、プログラム可能な電
子デバイス（装置）に関連するブートメモリデバイスを
使用および更新する改良された方法および関連装置の必
要性があることは明らかである。
【０００７】
【発明が解決しようとする課題】本発明は、多重ブート
メモリデバイス、該多重ブートメモリデバイスを更新す
る方法および該多重ブートメモリデバイス間で選択する
方法を提供することによって、上記および他の課題を解
決するものであり、これによって有益な先端技術を進展
させる。
【０００８】
【課題を解決するための手段】本発明は、好ましくは２
個のメモリデバイスを利用して、デュアル（二重）ブー
トメモリデバイスを規定するものであるが、プログラム
可能デバイスとともに使用される任意の複数のブートメ
モリデバイスに適用してもよい。
【０００９】特に、本発明は、それぞれが、関連プログ
ラム可能デバイス（例えば、プロセッサまたはＦＰＬ
Ｄ）によって用いられるブート命令を含む主ブートメモ
リデバイスあるいは第１のブートメモリデバイス、およ
び補助ブートメモリデバイスあるいは第２のブートメモ
リデバイスを提供する。上述のように、ブート情報は、
中央処理装置によって用いられるプログラム命令または
ＦＰＬＤによって用いられるプログラムされた論理であ
ってもよく、あるいはプログラム可能デバイスによって
読み取られ、取り出され、またはこれによってロードさ
れるか、これにロードされるその他あらゆるプログラム
された情報であってもよい。
【００１０】本発明の方法および関連装置によって、主
ブートメモリデバイスまたは補助ブートメモリデバイス
の一方が、この関連プログラム可能デバイスによる初期
使用のために選択可能である。特に、本発明は、リセッ
トスイッチを提供し、これが、リセットスイッチの長時
間アクティブ状態とその短時間アクティブ状態を区別す
る検出回路に接続されている。この検出回路に関連する
選択回路は、検出回路が検出した長時間アクティブ状態
または短時間アクティブ状態に応答して、プログラム可
能デバイスによる使用のために主ブートメモリデバイス
または補助ブートメモリデバイスを選択する。
【００１１】本発明のリセット送出機能によって選択さ
れたブートメモリデバイスは、本明細書ではアクティブ
状態のメモリ（または現在アクティブ状態のメモリ）と
いうが、選択されないメモリは非アクティブ状態のメモ
リ（または現在非アクティブ状態のメモリ）という。従
って、主ブートメモリデバイスまたは補助ブートメモリ
デバイスの一方は、本発明の検出および選択機能の動作
によって現在アクティブ状態のメモリとみなされる。言
い換えれば、現在アクティブ状態のメモリは、プログラ
ム可能デバイスをブートするために使用されるメモリで
ある。
【００１２】本発明の別の方法および装置は、２個のブ
ートメモリデバイスを連続的にのみ、すなわち同時にで
はなくシーケンシャルにのみ更新可能にすることによっ
て、本システムまたはプログラム可能デバイスの動作を
不能にする機会を軽減する助けとなる。補助ブートメモ
リデバイスの更新が許される前に、主ブートメモリデバ
イスの更新が成功裡に完了しなければならい（およびこ
の逆もある）。
【００１３】本発明の方法および装置を組み合わせるこ
とによって、システムまたはデバイスは、２個（あるい
はそれ以上）のブートメモリデバイスの一つから、この
ブートメモリデバイスの更新の現在の状態にかかわらず
確実に「ブート」できる。この２個のブートメモリデバ
イスの少なくとも１個は、確実に、更新手順中のいつの
時でも、有効かつ使用可能となる。さらに、リセットス
イッチとともに動作可能な検出および選択回路ならびに
その方法によって、本システムまたは装置の初期動作に
ついて既知の有効なブートメモリデバイスを選択するこ
とができる。
【００１４】本発明の上記およびその他の特徴、態様お
よび利点は、後述する説明および添付図面から明らかに
なるであろう。
【００１５】
【発明の実施の形態】本発明は、様々な変形および別様
の形態が可能であり、その具体的な実施形態は、図面で
例示され、本明細書において詳細を説明する。しかしな
がら、開示された特定の形態に本発明を限定するもので
はなく、むしろ逆に、本発明は、添付する請求の範囲に
よって規定されるように、本発明の精神および範囲に属
するあらゆる変形、均等物および代替物を含むものであ
る。
【００１６】図１は、本発明の方法および装置が有利に
適用しうる典型的なシステムを示すブロック図である。
ＣＰＵ１００は、図１において示されるシステムの動作
全体を制御する。ＣＰＵ１００は、ＲＯＭ選択論理１１
４によって生成され、バス１５８を介してＲＯＭメモリ
デバイス１０８ないし１１２に施される制御に従って、
バス１５６を介してＲＯＭメモリ１０８、１１０または
１１２から命令およびデータを取り出す。また、ＣＰＵ
１００は、ＲＡＭメモリ１０６内のデータおよび／また
はプログラム命令も操作する。メモリ１０６ないし１１
２およびＲＯＭ選択論理１１４は、ＣＰＵ１００により
バス１５６を介してアクセスされる。
【００１７】ＣＰＵ１００は、１３９４インタフェース
１０２およびバス１５２を経てＩＥＥＥ１３９４バス１
５０を介し、外部デバイスに接続されている。当該シス
テムではフィールドプログラム可能ゲートアレイ（ＦＰ
ＧＡ）１０４は、その動作をカスタマイズするのに使用
される。ＦＰＧＡ１０４は、バス１５４を介してＣＰＵ
１００と接続して示されている。このＦＰＧＡ１０４
が、図１に例示したシステムが要求する特に有益なアプ
リケーションに特定される機能のいずれをも実行するよ
うに適応されることは、当業者には容易に理解されよ
う。ＩＥＥＥ１３９４バス１５０を介してＣＰＵ１００
に接続される外部デバイスは、ブートフラッシュＲＯＭ
Ａ１０８、またはブートフラッシュＲＯＭ Ｂ１１０
に格納されるプログラム命令（ブート情報）をより最新
のブート情報で更新することを要求できる。上記で記載
したように、ブート情報は、ＣＰＵ１００によって取り
出され実行される命令および／またはＦＰＧＡ１０４を
構成および動作するために用いられるプログラミング情
報を含んでもよい。
【００１８】外部デバイスによるＲＯＭメモリ１０８ま
たは１１０内のブート情報を更新する要求には、ブート
ＲＯＭメモリ１０８または１１０に再プログラムされる
新規ブート情報が伴う。ＣＰＵ１００は、以下に説明す
る本発明の方法に従って、外部デバイスによってＩＥＥ
Ｅ１３９４バス１５０を介して供給される更新ブート情
報を受信し、この更新ブート情報をブートＲＯＭメモリ
１０８および１１０へプログラムする。
【００１９】ＲＯＭ選択論理１１４は、ＣＰＵ１００に
よって供給されるアドレス値に応じて各種ＲＯＭメモリ
１０８ないし１１２、およびブート選択論理回路１１６
によって生成され、バス１６０に供給される選択信号
を、可能および不能にする。ブート選択論理回路１１６
は、ブートＲＯＭメモリＡ１０８またはブートＲＯＭメ
モリＢ１１０が、これに供給される入力に応じてパス１
６２および１６４において選択されるべきかどうかを判
断する。長時間アクティブ状態検出回路１１８および短
時間アクティブ状態検出回路１２０によって生成された
信号は、パス１６２および１６４にそれぞれ供給され
る。長時間アクティブ状態検出回路１１８および短時間
アクティブ状態検出回路１２０は、いずれもリセットス
イッチ１２２によって生成された信号を受信する。スイ
ッチ１２２によって生成されたリセット信号（適切なプ
ルアップおよび／またはプルダウン抵抗と接続される）
を本発明のインタフェースにおける他の回路に供給でき
ることは、当業者には理解されよう。図１に示されるよ
うに、本発明の検出および選択回路に関連するリセット
信号の態様あるいは局面のみが示されている。検出回路
１１８および１２０は、リセットスイッチ１２２のアク
ティブ状態時間に基づいて、このスイッチの長時間アク
ティブ状態を検出するか、または前記スイッチの短時間
アクティブ状態を検出するかを判断する。リセットスイ
ッチ１２２の短時間アクティブ状態を検出回路１２０が
検出した場合、これを示す信号をパス１６４に供給す
る。同様に、検出回路１１８が検出した長時間スイッチ
アクティブ状態は、パス１６２において信号を生成す
る。パス１６２および１６４に供給された信号によっ
て、ブート選択論理回路１１６が、適切な信号を生成
し、これをバス１６０を介してＲＯＭ選択論理１１４に
与える。ＲＯＭ選択論理１１４は、バス１５８に適切な
信号を順次供給して、ブートＲＯＭメモリ１０８および
１１０の一方のブート情報にアクセスするＣＰＵ１００
にとって適切なメモリデバイスを選択する。ＣＰＵ１０
０は、次に、デュアルブートフラッシュＲＯＭ１０８お
よび１１０のうちの選択された一方から必要なブート情
報にバス１５６を介してアクセスする。ブート情報に関
連のない他の情報は、非ブートフラッシュＲＯＭ１１２
に格納され、必要に応じてＣＰＵ１００がバス１５６を
介してこれにアクセスする。
【００２０】図１に示すように、本発明の方法および装
置の適用が、本発明の好適な一実施形態を例示したにす
ぎないことは、当業者には容易に理解されよう。以下に
詳細を説明するように、本発明の方法および装置を有利
に適用できる様々なシステムがあることは、当業者には
容易に理解されよう。さらに、ＦＰＧＡ１０４が、ブー
トＲＯＭメモリ１０８および１１０に格納されるブート
情報にも直接アクセスできる広範囲にわたる様々なフィ
ールドプログラム可能論理デバイス（ＦＰＬＤ）を代表
していることは、当業者には容易に理解されよう。上記
ＦＰＬＤ内の論理および回路は、関連メモリデバイス
（例えば、ブートＲＯＭメモリ１０８および１１０）に
直接アクセスし、プログラムされている論理情報（本明
細書において全般的に「ブート情報」と称する）をロー
ドすることができる。従って、ＣＰＵ１００は、本発明
の方法および装置のあらゆる適用における要件ではな
い。
【００２１】上記記載のように、本発明の一態様あるい
は一局面には、複数のブートメモリデバイスの中からリ
セットスイッチの特定のアクティブ状態タイプの検出に
基づいて選択する回路および方法が含まれる。特に、図
１に示すように、リセットスイッチ１２２は、アクティ
ブ状態検出回路１１８および１２０に接続されている。
アクティブ状態検出回路１１８および１２０は、通常、
リセットスイッチ１２２が「短」時間または「長」時間
にわたってアクティブ状態にされたかどうかを判断す
る。より詳細には、長時間アクティブ状態検出回路１１
８は、リセットスイッチ１２２が予め決められた長い持
続時間より長くアクティブ状態にされたと判断する。同
様に短時間アクティブ状態検出回路１２０は、リセット
スイッチ１２２が予め決められた短い持続時間より短く
アクティブ状態にされたと判断する。上述のように、リ
セットスイッチ１２２の短時間アクティブ状態を認識す
る特定の回路は不要となりうる。言い換えれば、好適な
実施形態では、リセットスイッチ１２２の短時間アクテ
ィブ状態は、予め決められた長い持続時間より短いリセ
ットスイッチ１２２のアクティブ状態として検出されて
いる。
【００２２】ブート選択論理回路１１６は、長時間アク
ティブ状態検出回路１１８および短時間アクティブ状態
検出回路１２０によって生成される信号に応じて、ブー
トフラッシュＲＯＭ Ａ１０８またはブートフラッシュ
ＲＯＭ Ｂ１１０を選択する信号を生成する。ブート選
択論理１１６には、例えば、ブートフラッシュＲＯＭＡ
１０８をリセットスイッチ１２２の長時間アクティブ状
態または短時間アクティブ状態のいずれか一方（第１ア
クティブ状態タイプ）と、ブートフラッシュＲＯＭ Ｂ
１１０を長時間アクティブ状態または短時間アクティブ
状態の他方または第２アクティブ状態タイプに関連づけ
るユーザ選択可能なオプションを含んでも良い。このよ
うなユーザのコンフィギュレーション選択（例えば、ジ
ャンパの構成設定あるいはその他のユーザ選択手段）
は、デュアルブートＲＯＭのうち一方を第１アクティブ
状態タイプに、他方のデュアルブートＲＯＭを第２アク
ティブ状態タイプに関連づける柔軟性を可能にするもの
である。好適な実施形態を含む本発明の大部分の適用で
は、単純化のためにかかる柔軟性は要求されない。従っ
て、ブート選択論理１１６は、リセットスイッチ１２２
の短時間アクティブ状態をブートフラッシュＲＯＭ Ａ
１０８からのブートに固定マッピングし、リセットスイ
ッチ１２２の長時間アクティブ状態をブートフラッシュ
ＲＯＭ Ｂ１１０からのブートにマッピングする。
【００２３】ブート選択論理回路１１６によって生成さ
れる選択信号は、アドレスデコードと関連する信号を順
次生成するＲＯＭ選択論理１１４、および所望のブート
ＲＯＭメモリデバイスを物理的に選択するのに必要なメ
モリチップ選択に適用される。上記記載のように、ＲＯ
Ｍ選択論理１１４は、バス１５６上でＣＰＵ１００によ
って生成されるアドレスに応答して、またブート選択論
理回路１１６によって生成されるパス１６０上の信号に
応答して、チップ選択信号を各種ＲＯＭメモリデバイス
１０８ないし１１２にバス１５８を介して供給する。
【００２４】リセットアクティブ状態検出方法図３は、
本発明のリセット検出回路およびブート選択回路の動作
を説明するフローチャートである。図３において説明さ
れる方法は、ブート選択論理回路１１６ならびにアクテ
ィブ状態検出回路１１８および１２０において動作可能
である。ブート選択論理回路１１６ならびにアクティブ
状態検出回路１１８および１２０の機能が、好ましく
は、汎用プログラム可能論理ではなく単純な電子回路を
使用して実行されることは、当業者には容易に理解され
よう。従って、図３に示される方法は、前述のブート選
択およびリセット検出回路の動作を広義に説明するよう
意図されている。
【００２５】要素３００は、まず、リセットスイッチ１
２２の押下の初期検出に応答して動作可能である。要素
３００は、アクティブ状態検出回路１１８および１２０
におけるタイマー（例えば、カウンタ回路）を始動させ
る。上述のように、長時間アクティブ状態のしきい値を
超えないリセットスイッチ１２２のあらゆるアクティブ
状態を検出することによって、リセットスイッチ１２２
の短時間アクティブ状態の検出を簡易に実行できること
は、当業者には理解されよう。従って、１個の検出回路
（例えば、長時間アクティブ状態検出回路１１８）にお
ける１個のタイマー回路は、本発明の装置および方法の
多くの用途（好適な実施形態を含む）に十分である。
【００２６】要素３０２は、次いで動作可能で、ユーザ
によるリセットスイッチのアクティブ状態の終了を意味
するリセットスイッチの押下解除を待機する。リセット
スイッチの解除の検出に応答して、要素３０４は次いで
動作可能で、リセットスイッチの検出したアクティブ状
態が、予め決められた長時間アクティブ状態のしきい値
を超えていたかどうかを判断する（例えば、長時間アク
ティブ状態検出回路１１８において）。しきい値は、予
め定められ、長時間アクティブ状態検出回路１１８に
（例えば、ユーザコンフィギュレーションスイッチ、ジ
ャンパ等によって）構成される。
【００２７】好適な実施形態を単純化するために、１個
の長時間アクティブ状態のしきい値が、予め定められ、
長時間アクティブ状態検出回路１１８に「ハードワイヤ
ド」される（すなわち電気的に配線される）。さらに、
好適な実施形態では、短時間アクティブ状態は、上述の
長時間アクティブ状態でない場合として検出される。具
体的には、いかなるリセットスイッチアクティブ状態
も、アクティブ状態が予め決められた長い方の期間のし
きい値を上回るまでは短時間アクティブ状態と考えられ
る。
【００２８】少なくとも長時間アクティブ状態のしきい
値の間リセットスイッチがアクティブ状態にされたこと
を検出する要素３０４に応答して、要素３０６は次いで
動作可能で、例えば、情報を実行または取り出すブート
フラッシュＲＯＭ Ｂ１１０をＣＰＵ１００（またはそ
の他のプログラム可能デバイス）によって選択する（例
えば、ブート選択論理回路１１６において）。長時間ア
クティブ状態のしきい値を下回るように、リセットスイ
ッチがアクティブ状態にされたことを検出する要素３０
４に応答して、要素３０８は次いで動作可能で、ブート
情報を実行または取り出すブートフラッシュＲＯＭ Ａ
１０８をＣＰＵ１００（またはその他のプログラム可能
デバイス）によって選択する（例えば、ブート選択論理
回路１１６において）。いずれの場合にも、このように
して、図３に示される方法によって動作が完了する。
【００２９】ブート情報更新方法図２は、本発明による
ブートメモリデバイスによって信頼性のある更新を確実
に実行できる本発明の方法の動作を説明するフローチャ
ートである。図２に示される方法は、外部デバイスから
の要求に応答して、本発明の装置および方法を組み込む
当該システムにおいてブート情報を更新するよう動作可
能である。図２に示される方法は、通常、本発明に従っ
て動作可能なシステム内に組み込まれたＣＰＵにおいて
動作可能である。しかしながら、図２で説明される方法
は、他のプログラム可能デバイスおよびＦＰＬＤ等のロ
ジックすなわち論理回路内で動作可能であるか、または
これらによって制御できることは、当業者には容易に理
解されよう。従って、図２に説明される更新手順を実行
するためには汎用ＣＰＵは必要ではない。
【００３０】図２の要素２００は、まず、現在非アクテ
ィブ状態のブートメモリデバイスのコードの更新セクシ
ョンを受信するよう動作可能である。更新されるコード
セクションは、外部装置からＩＥＥＥ１３９４インタフ
ェースを介して受信され、更新されるセクション全体が
外部デバイスから正確に受信されることを確実に行うた
めにＲＡＭに一時的に格納される。
【００３１】本明細書中で用いる現在アクティブ状態の
ブートメモリデバイスは、更新手順が現在機能している
一方のデバイスを指す（すなわち、更新を実行するＣＰ
Ｕは、現在、このデバイスから命令を取り出して実行し
ている）。非アクティブ状態のブートメモリデバイス
は、他方のデバイスであり、更新手順を実行するために
現在使用されていない。本明細書において上述のよう
に、主メモリデバイスか、または補助メモリデバイスの
選択は、リセットスイッチの特定タイプのアクティブ状
態を検出することによって部分的に判断される。
【００３２】次に、要素２０２は、更新を要求する外部
デバイスから受信したばかりのブート情報の新規セクシ
ョンで、現在非アクティブ状態のブートメモリデバイス
を更新するよう動作可能である。新たに受信したコード
のセクションは、前述のメモリデバイスをプログラムす
る標準的な技術によって、現在非アクティブ状態のフラ
ッシュＲＯＭにプログラムされる。更新されるコードの
セクションがフラッシュＲＯＭデバイスの全体の内容で
あってもよく、または更新を要求するブート情報に関連
する単なる一部であってもよいことは、当業者には理解
されよう。かかる設計上の選択は当業者にはよく知られ
ている。
【００３３】次に、要素２０４は、現在非アクティブ状
態のフラッシュＲＯＭの更新（プログラミング）が成功
したかどうかを判断するよう動作可能である。様々な公
知のエラー検査・訂正技術を用いて、非アクティブ状態
のメモリデバイスの更新が正しく行われたことを確認で
きることが、当業者には理解されよう。例えば、好適な
実施形態では、チェックサムすなわち検査合計値を用い
て、フラッシュＲＯＭデバイスに書き込まれた情報が正
しいことを判断できる。様々な同等のエラー検査技術を
駆使して、現在アクティブ状態のフラッシュメモリを首
尾よく更新したことを確認できることが、当業者には理
解されよう。
【００３４】更新手順が首尾よく完了したと要素２０４
が判定すると、当該方法は、以下に説明するように要素
２０６へ続く。更新手順が失敗したと判断されると、当
該方法は、エラー状態のまま終了する。当該手順は、更
新手順の開始（要素２００）に随時ジャンプあるいは飛
び越しを行って更新手順を再試行できることに当業者は
気づくであろう。外部デバイスと本発明の間のプロトコ
ルは、かかる不具合な状態と再試行要求を表すことがあ
る。
【００３５】現在アクティブ状態のフラッシュメモリ
は、更新プロセスが現在非アクティブ状態のフラッシュ
メモリについて失敗したと要素２０４が判断した場合、
変更されないことに気づかれよう。従って、現在非アク
ティブ状態のメモリが首尾よく更新されるまで、現在ア
クティブ状態のメモリの更新は阻止される。これによっ
て、現在非アクティブ状態のフラッシュＲＯＭの更新に
失敗しても、２個のブートメモリデバイスのうち少なく
とも１個（すなわち、現在アクティブ状態のブートメモ
リデバイス）を、使用可能かつ、整合あるいはエラーを
起こさない状態で確実に保持する。
【００３６】当該方法がエラー状態で終了すると、更新
を要求する外部デバイスに通知され、これによって、更
新手順が再試行される。さらに詳細には、本発明を具体
化するプログラム可能デバイスを再始動するたびに、当
該デバイスは、以前の更新手順がブートメモリデバイス
が整合しない状態または使用不能な状態で放置されてい
るかどうかを判断する。そうであれば、当該デバイス
は、装着されている外部デバイスによって更新手順を開
始することを要求する。デュアルブートメモリデバイス
が整合しないと判断するためには、上述したように、チ
ェックサムおよびバージョン／タイムスタンプ情報が潜
在的なエラーまたは不整合性について計算され、比較さ
れる。エラーまたは不整合性がこのように検出される
と、プログラム可能デバイスは、更新手順を外部デバイ
スによって開始するよう要求する。この手順は、本明細
書中図２において示すように、両フラッシュブートメモ
リデバイスを更新して確実に整合性をとる。プログラム
可能デバイスの再始動手順を本明細書において図４によ
って以下説明する。
【００３７】要素２０４が、現在非アクティブ状態のフ
ラッシュＲＯＭについての更新手順が成功したと判断す
ると、要素２０６は、次に、現在アクティブ状態のフラ
ッシュＲＯＭの内容をプログラム可能デバイス（例え
ば、図１のＲＡＭメモリ１０６）の別のメモリにコピー
するよう動作可能である。現在アクティブ状態のフラッ
シュＲＯＭの内容がコピーされると、前記手順がアクテ
ィブ状態のメモリにおけるプログラム命令を使用して動
作を継続するが、アクティブ状態のメモリ内容が使用中
に上書きされないようにこれを新規メモリ場所に再配置
する。別のメモリ場所からの更新手順を継続することに
よって、現在アクティブ状態のフラッシュＲＯＭ内容を
更新してこのプロセスを継続する。要素２０８は、次
に、手順の実行を現在アクティブ状態のフラッシュＲＯ
Ｍ命令の新たにコピーされたバージョンへ「ジャンプ」
する。これらのステップが、本発明のデュアルブートメ
モリから取り出された命令を実行するプロセッサに適用
するように、本発明の更新手順に関連することは、当業
者には理解されよう。更新手順をプログラム可能デバイ
スにおける専用論理回路に具体化する場合、現在アクテ
ィブ状態のブート情報の内容を別の場所にコピーするス
テップは不要になる。本発明の上述の実施形態では、ブ
ート情報は、更新手順を実行する「プログラムされた命
令」を含まず、むしろプログラム可能論理情報または他
の回路構成情報を含むことができる。従って、更新手順
は、この手順の実行を一方のメモリから別のものに「切
換」える必要がなくなる。
【００３８】要素２１０は、次に、現在アクティブ状態
のフラッシュＲＯＭの新たなコードのセクションを受信
するよう動作可能である。上記のように、新たなコード
のセクションをＩＥＥＥ１３９４インタフェースを介し
て受信し、更新全体を正しく受信することを確実にする
ためにＲＡＭにこれを一時的に格納する。デュアルブー
トメモリデバイスが、アクティブ状態のブートメモリデ
バイスを更新する新規ブート情報の受信を回避するよう
に同一ブート情報を含みうることは、当業者には理解さ
れよう。好適な実施形態では、本明細書において図２に
示すように、ブートデバイスは、それぞれ（改訂レベル
が互換性のあるものにおいてであるが）異なるコードを
含んでもよい。例えば、主ブートメモリデバイスは、好
ましくはプロセッサデバイスと一体化されており、十分
に機能的な動作命令を含んでもよいが、外部メモリデバ
イスとしての補助ブートメモリデバイスは、アクセスが
遅くなるため、更新されたブート情報を主ブートメモリ
デバイスへと復元可能な最小命令のみを含む。
【００３９】要素２１２は、次に、現在アクティブ状態
のフラッシュＲＯＭの内容を新たに受信したコードによ
って更新するよう動作可能である。特に、要素２０２に
関して上述したように、前述のメモリデバイスをプログ
ラムする公知の技術を用いて、新たに受信したブート情
報を現在アクティブ状態のフラッシュＲＯＭにプログラ
ムする。
【００４０】要素２１４は、次に、要素２０４と同様に
動作可能であり、更新プロセスがアクティブ状態のフラ
ッシュＲＯＭについて成功したかどうかを判断する。こ
のプロセスが成功した場合、当該方法は、成功した更新
状態で終了し、当該デバイスの通常の動作にさらに進
む。前記プロセスが失敗したと判断されると、更新手順
を要求する外部デバイスにエラー状態が返される。上記
のように、このエラー状態は、別の更新手順を外部デバ
イスによって開始するプログラム可能デバイスからの要
求を含んでもよい。また、上記のように、チェックサム
を計算することによって、または他の公知のエラー検出
技術によって上記の不具合の判断が行われてもよい。
【００４１】図２が、本発明の当該方法に従って動作可
能な更新手順を単に例示したものであることは、当業者
には容易に理解されよう。本発明の範囲において、同様
の手順および方法を利用して、デュアルブートメモリデ
バイスを更新することができる。本発明の当該方法の主
要な態様は、デュアルブートメモリデバイスの使用にあ
り、さらにブートメモリデバイスを連続してすなわちシ
ーケンシャルに更新することにある。デュアルブート更
新手順をシーケンシャルにさせる性質によって、２個の
メモリデバイスのうち１個は、使用可能な、整合する、
さらに動作可能なブート情報を含むという点において、
使用可能であることが確実に知られている。特に、現在
アクティブ状態のメモリデバイスは、非アクティブ状態
のメモリデバイスが首尾よく更新されたとの判断に応答
して、更新手順によって更新される。本発明のブート選
択および検出機能によって、ユーザは、更新手順が何ら
かの理由で失敗した場合に有効であることが知られてい
る１個のブートメモリデバイスを選択できる。
【００４２】図４は、本発明の方法を説明するフローチ
ャートであり、これによって、プログラム可能デバイス
は、選択されたブートメモリデバイス（アクティブ状態
のフラッシュＲＯＭ）が使用可能なブート情報を含むか
どうかを開始時に判断し、さらに更新プロセスの必要性
を判断する。図４に説明される方法では、本発明の方法
を具体化するプログラム可能デバイスが、プログラムさ
れた命令であって、プロセッサデバイスによって取り出
され実行された命令として想定されている。同様の方法
もまた、本明細書中の別の箇所で記載するように、特定
の回路および論理において具体化できる。
【００４３】要素４００は、まず、現在アクティブ状態
のフラッシュＲＯＭにおけるブート情報についてのチェ
ックサムを計算するよう動作可能である。上述したよう
に、現在アクティブ状態のフラッシュＲＯＭは、ユーザ
がリセットスイッチをアクティブ状態（上記に記載した
ようにリセットスイッチの非アクティブ状態）すること
によって選択された主メモリまたは補助メモリである。
チェックサム（または他の同等のエラー検出技術）によ
って、現在アクティブ状態のフラッシュＲＯＭの内容が
有効であるかどうか、およびこれをプログラム可能デバ
イスの動作に使用できるかどうかを判断する。要素４０
２は、次に、計算されたチェックサムが現在アクティブ
状態のフラッシュＲＯＭにおける有効内容を示すか、ま
たは無効内容を示すかを判断するよう動作可能である。
チェックサムが有効アクティブメモリを示すと要素４０
２が判断すると、処理は要素４０４に進む。
【００４４】あるいは、要素４０２および４０４のチェ
ックサムの計算および比較がアクティブ状態メモリにお
ける無効内容を示す場合、処理は、要素４０３に進み、
アクティブ状態および非アクティブ状態のメモリデバイ
スの定義をスワップすなわち入替えし、要素４００へル
ープバックしてプロセスを再び開始する。図４の方法
は、現在はアクティブ状態のフラッシュＲＯＭとして使
用される以前非アクティブ状態であったフラッシュＲＯ
Ｍによって繰り返す。要素４０２および４０４のチェッ
クサムの計算および比較が示すように、明らかに無効な
内容ゆえに、どちらのブートデバイスも動作できない場
合、プログラム可能デバイスは、動作不能になる。この
ような状態は、当該デバイスが「ハードウェア」不良を
生じることなく電気的に動作可能である限り、当該デバ
イスのうちの少なくとも１個が動作可能なブート情報を
確実に保持する本発明の方法によって特に回避される。
【００４５】要素４０２が、現在アクティブ状態のメモ
リがチェックサムの計算が示す有効ブート情報を含むと
判断すると、要素４０４は、次に、現在非アクティブ状
態のブートメモリデバイスに対応するチェックサム値を
計算するよう動作可能である。要素４００および４０２
と同様に、要素４０４および４０６は、現在非アクティ
ブ状態のブートメモリデバイスの内容の有効性を判断す
る。要素４０６が、現在非アクティブ状態のブートメモ
リデバイスが明らかに有効なブート情報を含むと判断す
ると、次に、要素４０８は、この２個のブートメモリデ
バイスがタイムスタンプ（または他のバージョン関連）
情報に対して整合性があるかどうかを判断するよう動作
可能である。両ブートメモリデバイスが、ブート情報の
バージョンについて整合する場合、当該方法は、終了
し、更新プロセスは不要になる。
【００４６】現在非アクティブ状態のブートメモリデバ
イスが無効の場合、または２個のブートメモリデバイス
が整合しないバージョンを含む場合、要素４１０は、装
着された外部デバイスからＩＥＥＥ１３９４インタフェ
ースを介して更新プロセスを要求するよう動作可能であ
る。このように当該方法は終了し、更新プロセスは、最
終的に図２において上記に記載されたプロセスに従って
外部デバイスによって開始される。
【００４７】プログラム可能デバイスと外部デバイスと
の間で用いられる通信プロトコルに関連する他の方法に
よって、外部デバイスは、デュアルブートメモリデバイ
スにロード中のブート情報の現行バージョンを判断す
る。これによって外部デバイスは、デュアルブートメモ
リの現行バージョンについて照会し、更新手順の要求を
判断する。従って、それ自体がエラーまたは不整合性に
よって更新を要求すると判断するプログラム可能デバイ
スに加えて、外部デバイスもまた、外部デバイスにとっ
て利用可能なブート情報の新規リリースに鑑みて更新が
必要であると判断する。
【００４８】図４が、本発明の方法に従って動作可能な
再始動手順を単に例示したものであることは、当業者に
は理解されよう。本発明の範囲において、同様の手順お
よび方法を利用して、デュアルブートメモリデバイスを
有するプログラム可能デバイスを本発明に従って再始動
することができる。本発明の方法の主要な態様は、無効
なブート情報を阻止するとともに装着された外部デバイ
スから更新を要求することによって、デュアルブートメ
モリデバイスが整合する情報を確実に含むような処理に
ある。
【００４９】本発明を図面および前述の説明においてこ
れまで詳細に図示し説明してきたが、これら図示および
説明は、例示として考慮されるべきであって、性質にお
いて制限されるものではない。また、好適な実施形態お
よびその些末な変形例のみをこれまで示し、説明してき
たが、本発明の精神に含まれるあらゆる変更および変形
の保護を望むことは理解されよう。
【００５０】以上、本発明の実施例について詳述した
が、以下、本発明の各実施態様の例を示す。
【００５１】（実施態様１）デュアルブート可能なプロ
グラム可能デバイスにおいてプログラム可能な情報を利
用する方法であって、前記方法は、更新されたブート情
報を取り付けられたホストから主ブートメモリデバイス
にダウンロードするステップ（２００・・２０２）と、
前記更新されたブート情報を前記主ブートメモリデバイ
スにダウンロードするステップが首尾よく完了したこと
に応答して、更新されたブート情報を前記ホストから補
助ブートメモリデバイスにダウンロードするステップ
（２０６・・２１２）と、を含むことを特徴とする方
法。
【００５２】（実施態様２）前記主ブートメモリデバイ
スにダウンロードするステップの動作において不具合を
検出するステップ（２０４、４００・・４０３）と、前
記不具合の検出に応答して、前記補助ブートメモリデバ
イスへのダウンロードを回避するステップ（２０４、４
００・・４０３）と、を含む、実施態様１に記載の方
法。
【００５３】（実施態様３）前記不具合を検出するステ
ップに応答して、前記主ブートメモリデバイスと前記補
助ブートメモリデバイスからブートメモリデバイスを選
択するステップ（４００・・４０３）を含む、実施態様
２に記載の方法。
【００５４】（実施態様４）前記主ブートメモリデバイ
スおよび前記補助ブートメモリデバイスと関連づけられ
たリセットスイッチの短時間アクティブ状態を検出する
ステップ（３００・・３０８）と、前記リセットスイッ
チの長時間アクティブ状態を検出するステップ（３００
・・３０８）と、を含む、実施態様３に記載の方法。
【００５５】（実施態様５）前記選択ステップは、前記
リセットスイッチの前記短時間アクティブ状態の前記検
出に応答して、前記主ブートメモリデバイスを選択する
ステップ（３０８）と、前記リセットスイッチの前記長
時間アクティブ状態の前記検出に応答して、前記補助ブ
ートメモリデバイスを選択するステップ（３０６）と、
を含む、実施態様４に記載の方法。
【００５６】（実施態様６）主ブートメモリデバイス
（１０８）と、補助ブートメモリデバイス（１１０）
と、スイッチ（１２２）と、前記スイッチに接続され、
前記スイッチの第１タイプのアクティブ状態を検出する
よう動作可能であり（１１８）、前記スイッチの第２タ
イプのアクティブ状態を検出するよう動作可能である
（１２０）センサと、前記センサ（１１８、１２０）な
らびに前記主ブートメモリデバイス（１０８）および前
記補助ブートメモリデバイス（１１０）と接続され、前
記スイッチ（１２２）の前記第１タイプのアクティブ状
態（１１８）の検出に応答して選択されたブートメモリ
として前記主ブートメモリデバイス（１０８）を選択す
るよう動作可能であり、前記スイッチ（１２２）の前記
第２タイプのアクティブ状態（１２０）の検出に応答し
て選択されたブートメモリとして前記補助ブートメモリ
デバイス（１１０）を選択するよう動作可能である選択
回路（１１４、１１６）と、を有することを特徴とする
デュアルブート可能デバイス。
【００５７】（実施態様７）前記主ブートメモリデバイ
ス（１０８）および前記補助ブートメモリ（１１０）な
らびに前記選択回路（１１４、１１６）に接続されたプ
ロセッサ（１００）であって、プログラムされた命令を
前記選択されたブートメモリからロードするプロセッサ
（１００）を有する、実施態様６に記載のデバイス。
【００５８】
【発明の効果】以上のように、本発明を用いると、多重
ブートメモリデバイス、該多重ブートメモリデバイスを
更新する方法および該多重ブートメモリデバイス間で選
択する方法を提供することができ、これにより、プログ
ラム可能な電子デバイス（装置）に関連するブートメモ
リデバイスを使用および更新する改良された方法および
関連装置を提供する。
【００５９】また、本発明により、デュアルブートメモ
リデバイスを有するプログラム可能デバイスを本発明に
従って再始動することができる。本発明の方法により、
無効なブート情報を阻止するとともに装着された外部デ
バイスから更新を要求することによって、デュアルブー
トメモリデバイスが整合する情報を確実に含むことがで
きる。
【図面の簡単な説明】
【図１】図１は、本発明のデュアルブートメモリ装置お
よび方法が有利に適用される代表的なシステムのブロッ
ク図である。
【図２】図２は、本発明のデュアルブートメモリにおい
てブート情報を信頼できるように更新するように機能す
る本発明の方法の動作を説明するフローチャートであ
る。
【図３】図３は、当該システムに関連するリセットスイ
ッチのアクティブ状態タイプの検出に応じて、本発明の
デュアルブートメモリデバイスのうちの１つを選択する
本発明の方法の動作を説明するフローチャートである。
【図４】図４は、どのデュアルブートメモリが動作可能
であるか、および更新手順を要求するかどうかを決定す
るためにプログラム可能デバイスの再始動時の本発明の
方法の動作を説明するフローチャートである。
【符号の説明】
１００：ＣＰＵ １０２：１３９４インタフェース １０４：ＦＰＧＡ １０６：ＲＡＭメモリ １０８：ブートフラッシュＲＯＭ Ａ １１０：ブートフラッシュＲＯＭ Ｂ １１２：ＲＯＭメモリデバイス １１４：ＲＯＭ選択論理 １１６：ブート選択論理回路 １１８：長時間アクティブ状態検出回路 １２０：短時間アクティブ状態検出回路 １２２：リセットスイッチ １５０：ＩＥＥＥ１３９４バス １５２、１５４、１５６、１５８、１６０、１６２、１
６４：バス
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャールズ・ディ・プラズ アメリカ合衆国コロラド州 ラブランド ウエストリッジ・ドライブ1301 (72)発明者 グレン・アトキンス アメリカ合衆国コロラド州 ラブランド パインヒル・ドライブ4600 (72)発明者 リー・アチソン アメリカ合衆国コロラド州 フォート・コ リンズ レッド・マウンテン・ドライブ 3118

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】デュアルブート可能なプログラム可能デバ
    イスにおいてプログラム可能な情報を利用する方法であ
    って、前記方法は、 更新されたブート情報を取り付けられたホストから主ブ
    ートメモリデバイスにダウンロードするステップと、 前記更新されたブート情報を前記主ブートメモリデバイ
    スにダウンロードするステップが首尾よく完了したこと
    に応答して、更新されたブート情報を前記ホストから補
    助ブートメモリデバイスにダウンロードするステップ
    と、を含むことを特徴とする方法。
JP11049589A 1998-02-28 1999-02-26 デュアルブ―ト可能デバイスにおけるプログラム可能情報の利用方法 Pending JPH11296355A (ja)

Applications Claiming Priority (2)

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US09/032,687 US5987605A (en) 1998-02-28 1998-02-28 Methods and apparatus for dual-boot memory selection, update, and recovery in a programmable device
US032,687 1998-02-28

Publications (1)

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