JP2928216B1 - 半導体集積回路 - Google Patents

Abstract

【要約】 【課題】 プログラムメモリ救済動作を実行する際、周
辺ＲＡＭ領域に格納された代替命令を、データアクセス
時に誤って書き換えてしまうことを防止する。 【解決手段】 本発明の半導体集積回路は、ＣＰＵ１
１，周辺ＲＡＭ１３，外部ＲＡＭ１４，代替アドレスレ
ジスタ１５，代替アドレス比較回路１６，代替命令アド
レスレジスタ１７，代替アドレス選択回路１８，メモリ
アドレス比較回路１９，メモリアドレス選択回路１Ａ，
命令代替制御レジスタ１Ｂとを有している。プログラム
メモリ救済動作の実行において、プログラムメモリ中に
発見されたバグ命令に代わる命令（以下、代替命令とい
う）が格納されたアドレス（以下、代替命令格納アドレ
スという）に対して、読み出し、あるいは書き込みを行
う場合、命令読み出しサイクルでは、周辺ＲＡＭ領域に
ある代替命令を読み出し、データアクセスサイクルで
は、マイクロコンピュータの外部に接続した外部ＲＡＭ
に対して読み出し、書き込みを行うことにより、周辺Ｒ
ＡＭ領域にある代替命令を誤って書き換えることを防止
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータシステムに用いる半導体集積回路に関するものであ
る。

【０００２】

【従来の技術】マイクロコンピュータシステムにおい
て、マイクロコンピュータを制御するプログラムは、読
み出し専用メモリ（以下、ＲＯＭという）に格納され
る。格納されたプログラムにバグが発見された場合は、
ＲＯＭ素子、ひいてはマイクロコンピュータ本体を交換
しなければならないが、一部プログラムのバグのために
本体毎交換してしまうことは非常に無駄なことである。

【０００３】そこで、プログラムが格納されたメモリを
救済するために、バグ命令に代わる命令を周辺ＲＡＭに
格納し、ＣＰＵがバグ命令を読み出そうとしてそのアド
レスを出力した際、出力したアドレスを、代替命令が格
納されたアドレスに置き換えることにより、代替命令を
読み出す方法がある。

【０００４】図５は、従来例を説明するブロック図であ
る。図５において、５４は、バグ命令が格納されたアド
レスを指定する代替アドレスレジスタ、５８は、メモリ
の救済動作を実行するか否かを設定する命令代替制御レ
ジスタである。

【０００５】初期プログラムにて、レジスタ５４，５８
には所望の値を、周辺ＲＡＭ５３には代替命令が設定さ
れるものである。

【０００６】命令代替制御レジスタ５８が論理”０”、
つまりメモリ救済動作を実行しない場合、アドレス選択
回路５７は、ＣＰＵ５１から出力されるアドレス５０７
をそのまま出力する。

【０００７】命令代替制御レジスタ５８が論理”１”で
あれば、アドレス比較回路５５は、ＣＰＵ５１から出力
されるアドレス５０７と代替アドレスレジスタ５４に設
定された代替アドレスとを比較し、そのアドレスが一致
すると、論理”１”のアドレス一致信号５０１を出力す
る。

【０００８】アドレス選択回路５７は、アドレス一致信
号５０１が論理”１”になると、ＣＰＵ５１が出力した
アドレス５０７を代替命令格納アドレスレジスタ５６に
設定された、周辺ＲＡＭ５３領域の代替命令格納アドレ
スに置き換えて出力する。

【０００９】以上の方法により、ＲＯＭ領域中のバグ命
令は、周辺ＲＡＭ領域に指定した代替命令に置き換え
て、周辺ＲＡＭ５３から読み出され、実行される。

【００１０】

【発明が解決しようとする課題】しかしながら、図５に
示す従来の方法では、次の様な問題点があった。すなわ
ち、代替命令が格納される周辺ＲＡＭ領域は、代替命令
領域として特に確保されたものではなく、マイクロコン
ピュータシステムにおいて、プログラム実行中のデータ
の一時格納、あるいは格納したデータを読み出すための
領域である。

【００１１】このため、周辺ＲＡＭ中のあるアドレスに
代替命令が格納された場合でも、マイクロコンピュータ
の動作中に誤って代替命令を部分を書き換えてしまう可
能性があった。

【００１２】また、プログラム設計時点では使用する必
要がない代替命令領域をあらかじめ確保するため、本来
全て使用できる周辺ＲＡＭ領域が削られてしまうという
問題がある。

【００１３】本発明の目的は、プログラムメモリ救済動
作を実行する際、周辺ＲＡＭ領域に格納された代替命令
を、データアクセス時に誤って書き換えてしまうことを
防止した半導体集積回路を提供することにある。

【００１４】

【００１５】

【課題を解決するための手段】 前記目的を達成するた
め、 本発明に係る半導体集積回路は、代替アドレス比較
回路と、代替アドレス選択回路と、メモリアドレス比較
回路と、メモリアドレス選択回路とを有し、命令代替制
御レジスタをセットしてプログラムメモリ救済動作を実
行する半導体集積回路であって、前記プログラムメモリ
救済動作は、ＣＰＵから出力されたアドレスを代替命令
格納アドレスレジスタが示す代替命令格納アドレスと置
き換えて実行するものであり、前記代替アドレス比較回
路は、ＣＰＵから出力されるアドレスと、代替アドレス
レジスタが示すアドレスを比較し、そのアドレスが一致
すると論理”１”の代替アドレスー致信号を出力するも
のであり、前記代替アドレス選択回路は、代替アドレス
ー致信号が論理”１”になると、ＣＰＵから出力された
アドレスを代替命令格納アドレスレジスタが示す代替命
令格納アドレスと置き換え、選択アドレスとして出力す
るものであり、前記メモリアドレス比較回路は、選択ア
ドレスと代替命令格納アドレスレジスタが示す代替命令
格納アドレスを比較し、一致すると論理”１”のメモリ
アドレス一致信号を出力するものであり、前記メモリア
ドレス選択回路は、ＣＰＵからの命令読出しサイクル信
号により、命令読出しサイクル中であれば選択アドレス
を、データアクセスサイクルでメモリアドレスー致信号
が論理”１”になると、外部のメモリを示すアドレスを
メモリアドレスとして出力するものである。

【００１６】また、アドレスをＲＯＭ領域、周辺ＲＡＭ
領域、外部ＲＡＭ領域に個別に割り当て、プログラムで
は、ＲＯＭ領域及び周辺ＲＡＭ領域を使用するように設
定したものである。

【００１７】また、外部ＲＡＭ領域に割り当てるアドレ
スは、周辺ＲＡＭ領域に割り当てられたアドレスと同じ
に設定し、 前記ＣＰＵから出力される命令読み出しサイ
クル信号が論理”１”であれば周辺ＲＡＭにメモリＲ／
Ｗ（読み出し書き込み）信号を出力し、命令読み出しサ
イクル信号が論理”０”であるデータアクセスサイクル
であれば外部ＲＡＭにメモリＲ／Ｗ（読み出し書き込
み）信号を出力するものである。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。

【００１９】（実施形態１）図１は、本発明の実施形態
１に係る半導体集積回路を示すブロック図である。

【００２０】図１に示すように、本発明に係る半導体集
積回路は基本的構成として、プログラムメモリ救済動作
の実行において、プログラムメモリ中に発見されたバグ
命令に代わる命令（以下、代替命令という）が格納され
たアドレス（以下、代替命令格納アドレスという）に対
して、読み出し、あるいは書き込みを行う場合、命令読
み出しサイクルでは、周辺ＲＡＭ領域にある代替命令を
読み出し、データアクセスサイクルでは、マイクロコン
ピュータの外部に接続した外部ＲＡＭに対して読み出
し、書き込みを行うことにより、周辺ＲＡＭ領域にある
代替命令を誤って書き換えることを防止するようにした
ものである。

【００２１】図１に基づいて、本発明に係る半導体集積
回路の動作を説明すると、命令代替制御レジスタ１Ｂが
セットされ、プログラムメモリ救済動作を実行する。代
替アドレス比較回路１６は、ＣＰＵ１１から出力される
アドレス１０７と、代替アドレスレジスタ１５が示すア
ドレスを比較し、そのアドレスが一致すると論理”１”
の代替アドレス一致信号１０１を出力する。

【００２２】代替アドレス選択回路１８は、代替アドレ
ス一致信号１０１が論理”１”になると、ＣＰＵ１１か
ら出力されたアドレス１０７を代替命令格納アドレスレ
ジスタ１７が示す代替命令格納アドレスと置き換え、選
択アドレス１０２として出力する。さらに、メモリアド
レス比較回路１９は選択アドレス１０２と代替命令格納
アドレスレジスタ１７が示す代替命令格納アドレスを比
較し、そのアドレスが一致すると、論理”１”のメモリ
アドレス一致信号１０３を出力する。

【００２３】メモリアドレス選択回路１Ａは、ＣＰＵ１
１からの命令読み出しサイクル信号１０４により、命令
読み出しサイクル中であれば選択アドレス１０２を、デ
ータアクセスサイクルでメモリアドレス一致信号１０３
が論理”１”になると、外部のメモリを示すアドレスを
メモリアドレス１０５として出力する。

【００２４】これにより、周辺ＲＡＭ１３に格納した代
替命令を、データアクセスサイクル中のデータアクセス
時に誤って書き換えてしまうことを防止することでき
る。

【００２５】次に、本発明の具体例を実施形態１として
説明する。

【００２６】図１において、本発明の実施形態１に係る
半導体集積回路は、ＣＰＵ１１，周辺ＲＡＭ１３，外部
ＲＡＭ１４，代替アドレスレジスタ１５，代替アドレス
比較回路１６，代替命令アドレスレジスタ１７，代替ア
ドレス選択回路１８，メモリアドレス比較回路１９，メ
モリアドレス選択回路１Ａ，命令代替制御レジスタ１Ｂ
とを有している。

【００２７】ＣＰＵ１１は、ＲＯＭ１２や周辺ＲＡＭ１
３、外部ＲＡＭ１４の領域にあるプログラムや、データ
の読み出し、書き込みを指示するメモリ読出し／書込み
（Ｒ／Ｗ）信号１０６の出力と、それぞれのメモリアド
レス１０７の出力と、メモリへアクセスする際、命令読
み出しサイクルであれば論理”１”、データアクセスサ
イクルであれば論理”０”の命令読出しサイクル信号１
０４の出力とを行うようになっている。

【００２８】ＲＯＭ１２は、マイクロコンピュータシス
テムを制御するプログラムを格納する読み出し専用メモ
リである。周辺ＲＡＭ１３は、プログラム実行中のデー
タの一時格納、あるいは格納したデータの読み出しに使
用されるメモリである。本実施形態で説明する代替命令
は、周辺ＲＡＭ１３に格納される。

【００２９】外部ＲＡＭ１４は、実施形態１においてプ
ログラムメモリ救済動作を実行する際、周辺ＲＡＭ１３
に代わって、プログラム実行中のデータの一時格納、あ
るいは格納したデータの読み出しに使用されるメモリで
ある。

【００３０】命令代替制御レジスタ１Ｂは、メモリ救済
動作を実行するか否かを設定するレジスタである。代替
アドレスレジスタ１５は、ＲＯＭ１２中で発見されたバ
グ命令を格納したアドレスを示すレジスタである。

【００３１】代替アドレス比較回路１６は、ＣＰＵ１１
から出力されるアドレス１０７と代替アドレスレジスタ
１５に示すアドレスを比較し、そのアドレスが一致する
と論理”１”の代替アドレス一致信号１０１を出力する
ようになっている。

【００３２】代替命令格納アドレスレジスタ１７は、前
記バグ命令に代わる命令を格納した、周辺ＲＡＭ１３領
域内のアドレスを示すレジスタである。代替アドレス選
択回路１８は、命令代替制御レジスタ１Ｂが示す信号
と、代替アドレス一致信号１０１により、ＣＰＵ１１か
ら出力されたアドレス１０７、或いは代替命令格納アド
レスレジスタ１７が示すアドレスのいずれかを選択して
出力するようになっている。

【００３３】メモリアドレス比較回路１９は、代替アド
レス選択回路１１から出力される選択アドレス１０２と
代替命令格納アドレスレジスタ１７が示すアドレスを比
較し、そのアドレスが一致すると、論理”１”のメモリ
アドレス一致信号１０３を出力するようになっている。

【００３４】メモリアドレス選択回路１Ａは、命令代替
制御レジスタ１Ｂが示す信号と、メモリアドレス一致信
号１０３と、ＣＰＵ１１から出力される命令読み出しサ
イクル信号１０４により、代替アドレス選択回路１８か
ら出力された選択アドレス１０２、或いは外部メモリを
示すアドレスのいずれを選択してメモリアドレス１０５
として出力するようになっている。

【００３５】次に、図１、図２を参照して本発明の実施
形態１の動作について詳細に説明する。

【００３６】図１において、初期プログラムにより、命
令代替制御レジスタ１Ｂには、メモリ救済動作実行許可
を示す論理”１”が、代替アドレスレジスタ１５には、
ＲＯＭ１２領域中のバグ命令を格納したアドレスが設定
され、周辺ＲＡＭ１３には、ＲＯＭ１２領域中のバグ命
令に代わる命令（以下、代替命令という）が格納され
る。

【００３７】図２に示すように、アドレス０ｈ〜Ｖｈま
でがＲＯＭ１２の領域、Ｗｈ〜Ｘｈまでが周辺ＲＡＭ１
３の領域、Ｙｈ〜Ｚｈまでが外部ＲＡＭ１４の領域に割
り当てられており、プログラムでは、ＲＯＭ１２の領
域、および周辺ＲＡＭ１３の領域を使用するように設定
されている。

【００３８】図１において、ＣＰＵ１１は、プログラム
命令読み出しの際、命令読み出しサイクル信号１０４を
論理”１”にし、読み出す命令が格納されたＲＯＭ１２
領域のアドレス１０７を出力している。また、メモリと
のデータアクセス時（以下、データアクセスサイクルと
いう）においては、命令読み出しサイクル信号１０４を
論理”０”にし、データの読み出し、書き込みの対象と
なる周辺ＲＡＭ１３領域を示すアドレス１０７を出力し
ている。双方のサイクルにおいても、メモリＲ／Ｗ信号
１０６は出力される。

【００３９】代替アドレス比較回路１６は、ＣＰＵ１１
から出力されたアドレス１０７と代替アドレスレジスタ
１５に示されたバグ命令を格納したアドレス（以下、代
替アドレスという）の比較を行っている。

【００４０】ＣＰＵ１１から代替アドレスが出力される
と、代替アドレス比較回路１６が代替アドレスレジスタ
１５で示す代替アドレスとの一致を検出し、論理”１”
の代替アドレス一致信号１０１を出力する。

【００４１】代替アドレス選択回路１８は、代替アドレ
ス一致信号１０１が論理”１”になると、ＣＰＵ１１か
ら出力されたアドレス１０７に代えて、代替命令格納ア
ドレスレジスタ１７が示す周辺ＲＡＭ１３領域中の代替
命令格納アドレスを選択アドレス１０２として出力す
る。

【００４２】さらに、メモリアドレス比較回路１９は、
代替アドレス選択回路１８から出力された選択アドレス
１０２と、代替命令格納アドレスを比較し両者が一致す
ると、論理”１”のメモリアドレス一致信号１０３を出
力する。

【００４３】今、選択アドレス１０２は、代替アドレス
一致信号１０１が論理”１”であるため、代替命令格納
アドレスに置き換えられ、論理”１”のメモリアドレス
一致信号１０３が出力される。また、データアクセスサ
イクル時に周辺ＲＡＭ１３領域とのデータアクセスを行
うため、ＣＰＵ１１が代替命令格納アドレスと同じアド
レスを出力した場合も、代替アドレス選択回路１８は、
ＣＰＵ１１から出力されたアドレス１０７をそのまま選
択アドレス１０２として出力するため、メモリアドレス
比較回路１９は、論理”１”のメモリアドレス一致信号
１０３を出力する。

【００４４】メモリアドレス選択回路１Ａは、ＣＰＵ１
１から出力される命令読み出しサイクル信号１０４が論
理”１”になり、命令読み出しサイクルと判断すると、
代替アドレス選択回路１８から出力された選択アドレス
１０２をそのままメモリアドレス１０５として出力す
る。

【００４５】しかし、命令読み出しサイクル信号１０４
が論理”０”となり、データアクセスサイクルと判断し
た場合、メモリアドレス一致信号１０３が論理”１”に
なると、選択アドレス１０２に代えて、外部ＲＡＭ領域
１４中を示すアドレスをメモリアドレス１０５として出
力する。

【００４６】つまり、図２に示すように、命令読み出し
サイクル中に、ＣＰＵ１１から代替アドレスとしてＬｈ
が出力されると、このアドレスに代えて代替命令格納ア
ドレスがＭｈとして出力され、周辺ＲＡＭ１４領域のＭ
ｈに格納された代替命令が読み出されて実行される。

【００４７】また、データアクセスサイクル時におい
て、周辺ＲＡＭ１３とのデータアクセスのために、ＣＰ
Ｕ１１から代替命令格納アドレスと同じＭｈが出力され
ると、このアドレスに代えて外部ＲＡＭ領域中のアドレ
スＮｈが出力され、外部ＲＡＭとデータの読み出し、書
き込みを行う。

【００４８】（実施形態２）図３は、本発明の実施形態
２に係る半導体集積回路を示すブロック図である。

【００４９】図３において、本発明の実施形態２に係る
半導体集積回路は、ＣＰＵ３１，周辺ＲＡＭ３３，外部
ＲＡＭ３４，代替アドレスレジスタ３５，代替アドレス
比較回路３６，代替命令格納アドレスレジスタ３７，代
替アドレス選択回路３８，命令代替制御レジスタ３Ｂと
を有している。これらの構成および動作は、実施形態１
のものと同じである。

【００５０】図３に示す本発明の実施形態２において
は、図４に示すように外部ＲＡＭ３４の領域に割り当て
るアドレスは、周辺ＲＡＭ３３の領域に割り当てられた
アドレスと同じになっている。

【００５１】図３において、命令読み出しサイクル信号
３０４とメモリ読出し／書込み（Ｒ／Ｗ）信号３０６の
ＡＮＤ回路出力信号が周辺ＲＡＭ３３に入力されてお
り、命令読み出しサイクル信号３０４の反転信号とメモ
リＲ／Ｗ信号３０６のＡＮＤ回路出力信号が、外部ＲＡ
Ｍ３４に入力されている。

【００５２】前記実施形態１と同様に、ＣＰＵ３１から
から代替アドレスが出力されると、代替アドレス比較回
路３６は、代替アドレスレジスタ３５が示す代替アドレ
スとの一致を検出し、論理”１”の代替アドレス一致信
号３０１を出力する。

【００５３】代替アドレス選択回路３８は、代替アドレ
ス一致信号３０１が論理”１”になると、ＣＰＵ３１か
ら出力されたアドレス３０７に代えて、代替命令格納ア
ドレスを選択アドレス３０２として出力する。

【００５４】このときは、命令読み出しサイクルである
ため、ＣＰＵ３１は、命令読み出しサイクル信号３０４
は論理”１”を出力し、メモリＲ／Ｗ信号３０６が出力
される。

【００５５】代替アドレス選択回路３８から出力された
選択アドレス３０２は、周辺ＲＡＭ３３、外部ＲＡＭ３
４両領域のアドレスを指定することになるが、命令読み
出しサイクル信号３０４が論理”１”であるため、周辺
ＲＡＭ３３に接続されたＡＮＤ回路により周辺ＲＡＭ３
３が選択され、周辺ＲＡＭ３３内の代替命令が読み出さ
れる。

【００５６】これに対し、データアクセスサイクル時
に、周辺ＲＡＭ３３とアクセスするために、ＣＰＵ３１
が代替命令格納アドレスと同じアドレスを出力すると、
代替アドレス選択回路３８は、ＣＰＵ３１が出力したア
ドレス３０７をそのまま出力する。この際は、命令読み
出しサイクル信号３０４は論理”０”であるため、外部
ＲＡＭ３４と接続されたＡＮＤ回路により、外部ＲＡＭ
３４が選択され、外部ＲＡＭ３４内のアドレスに対して
データの読み出し、書き込みが行われる。

【００５７】図４に示すように、命令読み出しサイクル
中に、ＣＰＵ３１から代替アドレスとしてＬｈが出力さ
れると、このアドレスに代えて代替命令格納アドレスが
Ｍｈとして出力されると、命令読み出しサイクル信号３
０４とメモリＲ／Ｗ信号３０６とのＡＮＤ回路出力信号
により、周辺ＲＡＭ３３が選択され、周辺ＲＡＭ領域の
Ｍｈに格納された代替命令が読み出されて実行される。

【００５８】また、データアクセスサイクル時におい
て、周辺ＲＡＭ３３とのデータアクセスのために、ＣＰ
Ｕ３１から代替命令格納アドレスと同じＭｈが出力され
ると、命令読み出しサイクル信号３０４の反転信号とメ
モリＲ／Ｗ信号３０６とのＡＮＤ回路出力信号により、
外部ＲＡＭ３４が選択され、外部ＲＡＭ領域のＭｈに対
してデータの読み出し、書き込みを行う。

【００５９】

【発明の効果】以上説明したように本発明によれば、プ
ログラムメモリ救済動作を実行する際、周辺ＲＡＭ領域
に格納された代替命令を、データアクセス時に誤って書
き換えてしまうことを防止することができる。

【００６０】さらに、本来は周辺ＲＡＭ領域全てを使用
できるプログラムを作成できるのに対し、プログラムメ
モリ救済動作の実行を考慮して、プログラム設計時点で
は使用する必要がない代替命令領域を、あらかじめ確保
するため、周辺ＲＡＭ領域を削ったプログラムになって
しまうことを避けることができる。

【００６１】その理由は、周辺ＲＡＭ領域にある代替命
令格納アドレスを指定した際、命令読み出しサイクルで
は、周辺ＲＡＭ領域のアドレスに対して読み出しを行う
のに対し、データアクセスサイクルでは、外部ＲＡＭ領
域のアドレスに対してデータの読み出し、書き込みを行
うためである。

【図面の簡単な説明】

【図１】本発明の実施形態１に係る半導体集積回路を示
すブロック図である。

【図２】本発明の実施形態１におけるＲＯＭ領域、周辺
ＲＡＭ領域、外部ＲＡＭ領域に割り当てられらアドレス
を示す図である。

【図３】本発明の実施形態２に係る半導体集積回路を示
すブロック図である。

【図４】本発明の実施形態２におけるＲＯＭ領域、周辺
ＲＡＭ領域、外部ＲＡＭ領域に割り当てられらアドレス
を示す図である。

【図５】従来例に係る半導体集積回路を示すブロック図
である。

【符号の説明】

１Ａ メモリアドレス選択回路 １Ｂ 命令代替制御レジスタ １１ ＣＰＵ １３ 周辺ＲＡＭ １４ 外部ＲＡＭ １５ 代替アドレス １６ 代替アドレス比較回路 １７ 代替命令アドレスレジスタ １８ 代替アドレス選択回路 １９ メモリアドレス比較回路

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 代替アドレス比較回路と、代替アドレス
   選択回路と、メモリアドレス比較回路と、メモリアドレ
   ス選択回路とを有し、命令代替制御レジスタをセットし
   てプログラムメモリ救済動作を実行する半導体集積回路
   であって、 前記プログラムメモリ救済動作は、ＣＰＵから出力され
   たアドレスを代替命令格納アドレスレジスタが示す代替
   命令格納アドレスと置き換えて実行するものであり、 前記代替アドレス比較回路は、ＣＰＵから出力されるア
   ドレスと、代替アドレスレジスタが示すアドレスを比較
   し、そのアドレスが一致すると論理”１”の代替アドレ
   スー致信号を出力するものであり、 前記代替アドレス選択回路は、代替アドレスー致信号が
   論理”１”になると、ＣＰＵから出力されたアドレスを
   代替命令格納アドレスレジスタが示す代替命令格納アド
   レスと置き換え、選択アドレスとして出力するものであ
   り、前記メモリアドレス比較回路は、選択アドレスと代替命
   令格納アドレスレジスタが示す代替命令格納アドレスを
   比較し、一致すると論理”１”のメモリアドレス一致信
   号を出力するものであり、 前記メモリアドレス選択回路は、ＣＰＵからの命令読出
   しサイクル信号により、命令読出しサイクル中であれば
   選択アドレスを、データアクセスサイクルでメモリアド
   レスー致信号が論理”１”になると、外部のメモリを示
   すアドレスをメモリアドレスとして出力するものである
   ことを特徴とする半導体集積回路。
2. 【請求項２】 アドレスをＲＯＭ領域、周辺ＲＡＭ領
   域、外部ＲＡＭ領域に個別に割り当て、プログラムで
   は、ＲＯＭ領域及び周辺ＲＡＭ領域を使用するように設
   定したものであることを特徴とする訝求項１に記載の半
   導体集積回路。
3. 【請求項３】 外部ＲＡＭ領域に割り当てるアドレス
   は、周辺ＲＡＭ領域に割り当てられたアドレスと同じに
   設定し、 前記ＣＰＵから出力される命令読み出しサイクル信号が
   論理”１”であれば周辺ＲＡＭにメモリＲ／Ｗ（読み出
   し書き込み）信号を出力し、命令読み出しサイクル信号
   が論理”０”であるデータアクセスサイクルであれば外
   部ＲＡＭにメモリＲ／Ｗ（読み出し書き込み）信号を出
   力するものである ことを特徴とする請求項１に記載の半
   導体集積回路。