JP3001464B2 - マイクロプロセッサ装置 - Google Patents
マイクロプロセッサ装置Info
- Publication number
- JP3001464B2 JP3001464B2 JP9160267A JP16026797A JP3001464B2 JP 3001464 B2 JP3001464 B2 JP 3001464B2 JP 9160267 A JP9160267 A JP 9160267A JP 16026797 A JP16026797 A JP 16026797A JP 3001464 B2 JP3001464 B2 JP 3001464B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- microinstruction
- basic
- micro
- storage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【０００１】
【発明の属する技術分野】本発明は、ＶＬＳＩ（Very L
arge Scale Integration）を用いたマイクロ命令制御を
行うマイクロプロセッサ装置に関する。
arge Scale Integration）を用いたマイクロ命令制御を
行うマイクロプロセッサ装置に関する。
【０００２】
【従来の技術】従来のマイクロ命令制御のマイクロプロ
セッサ装置においては、内蔵されているＲＯＭ（リード
オンリメモリ）またはキャッシュメモリに全マイクロ命
令の一部を格納することにより、マイクロ命令の読みだ
しを高速化している。また、特開昭６３−６８９３０号
公報には、マイクロプロセッサ装置に内蔵された制御記
憶ＲＯＭと制御記憶キャッシュにマイクロ命令を格納す
ることにより、マイクロ命令の読みだしを高速化するマ
イクロプロセッサ装置が開示されている。
セッサ装置においては、内蔵されているＲＯＭ（リード
オンリメモリ）またはキャッシュメモリに全マイクロ命
令の一部を格納することにより、マイクロ命令の読みだ
しを高速化している。また、特開昭６３−６８９３０号
公報には、マイクロプロセッサ装置に内蔵された制御記
憶ＲＯＭと制御記憶キャッシュにマイクロ命令を格納す
ることにより、マイクロ命令の読みだしを高速化するマ
イクロプロセッサ装置が開示されている。
【０００３】
【発明が解決しようとする課題】ところで、従来のマイ
クロプロセッサ装置においては、制御記憶ＲＯＭに割り
付けるマイクロ命令に内容変更や不具合が発生したとき
にチップを再製造する必要が生じるため、必然的に制御
記憶ＲＯＭに割り付けられるマイクロ命令が必要最小限
の基本命令に限定される。従って、従来のマイクロプロ
セッサ装置においては、制御記憶キャッシュの使用率が
高くなるため、マイクロ命令の供給性能が低下するとい
う欠点があった。また、従来のマイクロプロセッサ装置
においては、制御記憶ＲＯＭが使用不可能になった場
合、制御記憶ＲＯＭに割り付けられたマイクロ命令を読
み出す手段がないことから、制御記憶ＲＯＭの物理的な
故障や、制御記憶ＲＯＭに割り付けられたマイクロ命令
に不具合が生じたとき、マイクロプロセッサ装置自体が
使用できなくなるという欠点があった。本発明はこのよ
うな背景の下になされたもので、マイクロ命令の供給性
能を向上させることができるとともに、制御記憶ＲＯＭ
が故障した場合であってもマイクロプロセッサ装置自体
を使用することができるマイクロプロセッサ装置を提供
することを目的とする。
クロプロセッサ装置においては、制御記憶ＲＯＭに割り
付けるマイクロ命令に内容変更や不具合が発生したとき
にチップを再製造する必要が生じるため、必然的に制御
記憶ＲＯＭに割り付けられるマイクロ命令が必要最小限
の基本命令に限定される。従って、従来のマイクロプロ
セッサ装置においては、制御記憶キャッシュの使用率が
高くなるため、マイクロ命令の供給性能が低下するとい
う欠点があった。また、従来のマイクロプロセッサ装置
においては、制御記憶ＲＯＭが使用不可能になった場
合、制御記憶ＲＯＭに割り付けられたマイクロ命令を読
み出す手段がないことから、制御記憶ＲＯＭの物理的な
故障や、制御記憶ＲＯＭに割り付けられたマイクロ命令
に不具合が生じたとき、マイクロプロセッサ装置自体が
使用できなくなるという欠点があった。本発明はこのよ
うな背景の下になされたもので、マイクロ命令の供給性
能を向上させることができるとともに、制御記憶ＲＯＭ
が故障した場合であってもマイクロプロセッサ装置自体
を使用することができるマイクロプロセッサ装置を提供
することを目的とする。
【０００４】
【課題を解決するための手段】請求項１に記載の発明
は、全マイクロ命令に対応する全マイクロ命令データを
記憶する主記憶手段と、前記全マイクロ命令のうち基本
的なマイクロ命令に対応する基本マイクロ命令データを
記憶する読み出し専用の第１の記憶手段と、前記全マイ
クロ命令のうち、前記基本マイクロ命令データに準ずる
使用頻度で使用されるマイクロ命令であって不具合が発
生する確率が高い準基本マイクロ命令に対応する準基本
マイクロ命令データを記憶する読みだし書き込み可能な
第２の記憶手段と、前記第１の記憶手段に記憶されてい
る前記基本マイクロ命令データに不具合が生じたとき、
前記主記憶手段にアクセスすることにより、前記基本マ
イクロ命令データに対応するデータを前記主記憶手段か
ら読み出して前記第２の記憶手段に書き込む制御手段と
を具備することを特徴とする。また、請求項２に記載の
発明は、請求項１に記載のマイクロプロセッサ装置にお
いて、前記全マイクロ命令のうち、前記基本マイクロ命
令および前記準基本マイクロ命令以外のマイクロ命令に
対応するデータを記憶する第３の記憶手段を具備するこ
とを特徴とする。また、請求項３に記載の発明は、請求
項２に記載のマイクロプロセッサ装置において、前記第
１の記憶手段は、リードオンリメモリであり、第２の記
憶手段は、ランダムアクセスメモリであり、第３の記憶
手段は、キャッシュメモリであることを特徴とする。
は、全マイクロ命令に対応する全マイクロ命令データを
記憶する主記憶手段と、前記全マイクロ命令のうち基本
的なマイクロ命令に対応する基本マイクロ命令データを
記憶する読み出し専用の第１の記憶手段と、前記全マイ
クロ命令のうち、前記基本マイクロ命令データに準ずる
使用頻度で使用されるマイクロ命令であって不具合が発
生する確率が高い準基本マイクロ命令に対応する準基本
マイクロ命令データを記憶する読みだし書き込み可能な
第２の記憶手段と、前記第１の記憶手段に記憶されてい
る前記基本マイクロ命令データに不具合が生じたとき、
前記主記憶手段にアクセスすることにより、前記基本マ
イクロ命令データに対応するデータを前記主記憶手段か
ら読み出して前記第２の記憶手段に書き込む制御手段と
を具備することを特徴とする。また、請求項２に記載の
発明は、請求項１に記載のマイクロプロセッサ装置にお
いて、前記全マイクロ命令のうち、前記基本マイクロ命
令および前記準基本マイクロ命令以外のマイクロ命令に
対応するデータを記憶する第３の記憶手段を具備するこ
とを特徴とする。また、請求項３に記載の発明は、請求
項２に記載のマイクロプロセッサ装置において、前記第
１の記憶手段は、リードオンリメモリであり、第２の記
憶手段は、ランダムアクセスメモリであり、第３の記憶
手段は、キャッシュメモリであることを特徴とする。
【０００５】
【発明の実施の形態】以下、図面を参照して本発明の実
施形態について説明する。図１は本発明の一実施形態に
よるマイクロプロセッサ装置の概略構成を示すブロック
図である。この図において、１は、マイクロプロセッサ
である。２は、アドレスバス６００およびデータバス７
００を介してマイクロプロセッサ１に接続された主記憶
装置であり、全マイクロ命令を記憶する。
施形態について説明する。図１は本発明の一実施形態に
よるマイクロプロセッサ装置の概略構成を示すブロック
図である。この図において、１は、マイクロプロセッサ
である。２は、アドレスバス６００およびデータバス７
００を介してマイクロプロセッサ１に接続された主記憶
装置であり、全マイクロ命令を記憶する。
【０００６】図２は、図１に示すマイクロプロセッサ１
の構成を示すブロック図である。この図においては、図
１の各部に対応する部分には同一の符号を付けその説明
を省略する。図２に示す１０は、制御記憶を索引するア
ドレスを生成する制御記憶索引アドレス生成部であり、
制御記憶索引アドレスデータ１００を出力する。３３
は、小容量の基本マイクロ命令を格納する制御記憶ＲＯ
Ｍであり、上記基本マイクロ命令は、チップの再製造の
危険性を考慮して、全マイクロ命令の中から限定されて
割り付けられたものである。この制御記憶ＲＯＭ３３
は、出力データ３０３を出力する。
の構成を示すブロック図である。この図においては、図
１の各部に対応する部分には同一の符号を付けその説明
を省略する。図２に示す１０は、制御記憶を索引するア
ドレスを生成する制御記憶索引アドレス生成部であり、
制御記憶索引アドレスデータ１００を出力する。３３
は、小容量の基本マイクロ命令を格納する制御記憶ＲＯ
Ｍであり、上記基本マイクロ命令は、チップの再製造の
危険性を考慮して、全マイクロ命令の中から限定されて
割り付けられたものである。この制御記憶ＲＯＭ３３
は、出力データ３０３を出力する。
【０００７】３２は、準基本マイクロ命令を格納する制
御記憶ＲＡＭ（ランダムアクセスメモリ）である。ここ
で、上記準基本マイクロ命令とは、上述した制御記憶Ｒ
ＯＭ３３に割り付けられた基本マイクロ命令に準ずる使
用頻度で使用され、かつ不具合が発生する確率が高いマ
イクロ命令をいう。この制御記憶ＲＡＭ３２は、出力デ
ータ３０２を出力する。
御記憶ＲＡＭ（ランダムアクセスメモリ）である。ここ
で、上記準基本マイクロ命令とは、上述した制御記憶Ｒ
ＯＭ３３に割り付けられた基本マイクロ命令に準ずる使
用頻度で使用され、かつ不具合が発生する確率が高いマ
イクロ命令をいう。この制御記憶ＲＡＭ３２は、出力デ
ータ３０２を出力する。
【０００８】２０は、制御記憶ＲＯＭ３３に割り付けら
れた基本マイクロ命令のアドレス領域を格納するＲＯＭ
アドレス領域格納レジスタである。このＲＯＭアドレス
領域格納レジスタ２０は、ＲＯＭアドレスデータ２００
を出力する。２１は、制御記憶ＲＡＭ３２に割り付けら
れた準基本マイクロ命令のアドレス領域を格納するＲＡ
Ｍアドレス領域格納レジスタである。このＲＡＭアドレ
ス領域格納レジスタ２１は、ＲＡＭアドレスデータ２０
１を出力する。
れた基本マイクロ命令のアドレス領域を格納するＲＯＭ
アドレス領域格納レジスタである。このＲＯＭアドレス
領域格納レジスタ２０は、ＲＯＭアドレスデータ２００
を出力する。２１は、制御記憶ＲＡＭ３２に割り付けら
れた準基本マイクロ命令のアドレス領域を格納するＲＡ
Ｍアドレス領域格納レジスタである。このＲＡＭアドレ
ス領域格納レジスタ２１は、ＲＡＭアドレスデータ２０
１を出力する。
【０００９】８０は、制御記憶キャッシュメモリであ
り、キャッシュアドレスアレイ３０およびキャッシュデ
ータアレイ３１から構成されている。これらキャッシュ
アドレスアレイ３０およびキャッシュデータアレイ３１
には、上述した基本マイクロ命令および準基本マイクロ
命令以外のマイクロ命令が各々記憶される。また、上記
キャッシュアドレスアレイ３０は、出力データ３００を
出力し、キャッシュデータアレイ３１は、出力データ３
０１を出力する。
り、キャッシュアドレスアレイ３０およびキャッシュデ
ータアレイ３１から構成されている。これらキャッシュ
アドレスアレイ３０およびキャッシュデータアレイ３１
には、上述した基本マイクロ命令および準基本マイクロ
命令以外のマイクロ命令が各々記憶される。また、上記
キャッシュアドレスアレイ３０は、出力データ３００を
出力し、キャッシュデータアレイ３１は、出力データ３
０１を出力する。
【００１０】４０は、上述したＲＯＭアドレスデータ２
００、ＲＡＭアドレスデータ２０１、出力データ３００
および制御記憶索引アドレスデータ１００を各々比較す
る読みだしデータ判定回路である。すなわち、読みだし
データ判定回路４０は、制御記憶ＲＯＭ３３からの出力
データ３０３、制御記憶ＲＡＭ３２からの出力データ３
０２、キャッシュデータアレイ３１からの出力データ３
０１および主記憶装置２（図１参照）からの出力データ
のうち、いずれのデータを選択するかを判定し、判定結
果をデータ判定信号４００として出力する。
００、ＲＡＭアドレスデータ２０１、出力データ３００
および制御記憶索引アドレスデータ１００を各々比較す
る読みだしデータ判定回路である。すなわち、読みだし
データ判定回路４０は、制御記憶ＲＯＭ３３からの出力
データ３０３、制御記憶ＲＡＭ３２からの出力データ３
０２、キャッシュデータアレイ３１からの出力データ３
０１および主記憶装置２（図１参照）からの出力データ
のうち、いずれのデータを選択するかを判定し、判定結
果をデータ判定信号４００として出力する。
【００１１】６０は、主記憶データ読出し部であり、初
期設定時にＲＡＭアドレス領域格納レジスタ２１に格納
されているアドレス領域のマイクロ命令を、アドレスバ
ス６００およびデータバス７００を介して、主記憶装置
２（図１参照）から取り出す。また、主記憶データ読出
し部６０は、読みだしデータ判定回路４０により、制御
記憶ＲＯＭ３３、制御記憶ＲＡＭ３２、制御記憶キャッ
シュメモリ８０に該当するデータが存在しないと判定さ
れた場合も、主記憶装置２からアドレスバス６００およ
びデータバス７００を介してマイクロ命令を取り出す。
期設定時にＲＡＭアドレス領域格納レジスタ２１に格納
されているアドレス領域のマイクロ命令を、アドレスバ
ス６００およびデータバス７００を介して、主記憶装置
２（図１参照）から取り出す。また、主記憶データ読出
し部６０は、読みだしデータ判定回路４０により、制御
記憶ＲＯＭ３３、制御記憶ＲＡＭ３２、制御記憶キャッ
シュメモリ８０に該当するデータが存在しないと判定さ
れた場合も、主記憶装置２からアドレスバス６００およ
びデータバス７００を介してマイクロ命令を取り出す。
【００１２】４１は、出力データ３０３、出力データ３
０２、出力データ３０１または主記憶装置２の出力デー
タ（マイクロ命令）のうち、データ判定信号４００が示
す判定結果に該当するデータを選択して、該データを出
力データ４０１として出力する。
０２、出力データ３０１または主記憶装置２の出力デー
タ（マイクロ命令）のうち、データ判定信号４００が示
す判定結果に該当するデータを選択して、該データを出
力データ４０１として出力する。
【００１３】５０は、出力データ４０１より得られるマ
イクロ命令を出力データ５００として供給するマイクロ
命令供給部である。５１は、出力データ５００より得ら
れるマイクロ命令を処理するマイクロ命令処理部であ
る。
イクロ命令を出力データ５００として供給するマイクロ
命令供給部である。５１は、出力データ５００より得ら
れるマイクロ命令を処理するマイクロ命令処理部であ
る。
【００１４】次に、上述した一実施形態によるマイクロ
プロセッサ装置の動作について説明する。まず、初期設
定時においては、ＲＡＭアドレス領域格納レジスタ２１
よりＲＡＭアドレスデータ２０１が主記憶データ読出し
部６０へ入力されると、主記憶データ読出し部６０は、
ＲＡＭアドレスデータ２０１に基づいて、アドレスバス
６００およびデータバス７００を介して主記憶装置２へ
アクセスする。これにより、ＲＡＭアドレスデータ２０
１から得られるＲＡＭ領域アドレスに該当する主記憶装
置２のアドレスから、マイクロ命令のデータが主記憶デ
ータ読出し部６０により読み出される。
プロセッサ装置の動作について説明する。まず、初期設
定時においては、ＲＡＭアドレス領域格納レジスタ２１
よりＲＡＭアドレスデータ２０１が主記憶データ読出し
部６０へ入力されると、主記憶データ読出し部６０は、
ＲＡＭアドレスデータ２０１に基づいて、アドレスバス
６００およびデータバス７００を介して主記憶装置２へ
アクセスする。これにより、ＲＡＭアドレスデータ２０
１から得られるＲＡＭ領域アドレスに該当する主記憶装
置２のアドレスから、マイクロ命令のデータが主記憶デ
ータ読出し部６０により読み出される。
【００１５】そして、上記マイクロ命令のデータは、制
御記憶ＲＡＭ３２に上述した準基本マイクロ命令のデー
タとして書き込まれる。ここで、ＲＡＭアドレス領域格
納レジスタ２１には、上述した準基本マイクロ命令を割
り付けるためのアドレスが割り付けられている。また、
ＲＡＭアドレス領域格納レジスタ２１には、制御記憶Ｒ
ＯＭ３３に不具合があった場合に、制御記憶ＲＯＭ３３
のアドレス領域（基本マイクロ命令）を設定することも
可能である。従って、この場合には、制御記憶ＲＯＭ３
３に記憶されている基本マイクロ命令を制御記憶ＲＡＭ
３２に記憶させることができる。すなわち、ＲＡＭアド
レスデータ２０１が基本命令に対応するものであり、か
つ読みだしデータ判定回路４０により上記ＲＡＭアドレ
スデータ２０１が選択された場合、主記憶データ読出し
部６０は、アドレスバス６００を介して主記憶装置２へ
アクセスする。これにより、主記憶装置２からは、全マ
イクロ命令の中から上記基本マイクロ命令に対応するデ
ータがデータバス７００を介して読み出された後、該基
本マイクロ命令は、制御記憶ＲＡＭ３２に書き込まれ
る。
御記憶ＲＡＭ３２に上述した準基本マイクロ命令のデー
タとして書き込まれる。ここで、ＲＡＭアドレス領域格
納レジスタ２１には、上述した準基本マイクロ命令を割
り付けるためのアドレスが割り付けられている。また、
ＲＡＭアドレス領域格納レジスタ２１には、制御記憶Ｒ
ＯＭ３３に不具合があった場合に、制御記憶ＲＯＭ３３
のアドレス領域（基本マイクロ命令）を設定することも
可能である。従って、この場合には、制御記憶ＲＯＭ３
３に記憶されている基本マイクロ命令を制御記憶ＲＡＭ
３２に記憶させることができる。すなわち、ＲＡＭアド
レスデータ２０１が基本命令に対応するものであり、か
つ読みだしデータ判定回路４０により上記ＲＡＭアドレ
スデータ２０１が選択された場合、主記憶データ読出し
部６０は、アドレスバス６００を介して主記憶装置２へ
アクセスする。これにより、主記憶装置２からは、全マ
イクロ命令の中から上記基本マイクロ命令に対応するデ
ータがデータバス７００を介して読み出された後、該基
本マイクロ命令は、制御記憶ＲＡＭ３２に書き込まれ
る。
【００１６】次に、制御記憶索引アドレス生成部１０に
より制御記憶索引アドレスが生成され、制御記憶索引ア
ドレスデータ１００として出力されると、キャッシュア
ドレスアレイ３０、キャッシュデータアレイ３１、制御
記憶ＲＡＭ３２及び制御記憶ＲＯＭ３３のアドレスが索
引される。これにより、出力データ３００、出力データ
３０１、出力データ３０２および出力データ３０３が各
々出力される。
より制御記憶索引アドレスが生成され、制御記憶索引ア
ドレスデータ１００として出力されると、キャッシュア
ドレスアレイ３０、キャッシュデータアレイ３１、制御
記憶ＲＡＭ３２及び制御記憶ＲＯＭ３３のアドレスが索
引される。これにより、出力データ３００、出力データ
３０１、出力データ３０２および出力データ３０３が各
々出力される。
【００１７】また、上述した索引動作に同期して、読み
だしデータ判定回路４０は、制御記憶索引アドレスデー
タ１００、ＲＯＭアドレスデータ２００、ＲＡＭアドレ
スデータ２０１および出力データ３００を比較する。す
なわち、読みだしデータ判定回路４０は、出力データ３
０３、出力データ３０２、出力データ３０１または主記
憶装置２（図１参照）の出力データのうち、いずれのデ
ータを索引するかを判定し、判定結果をデータ判定信号
４００として出力する。
だしデータ判定回路４０は、制御記憶索引アドレスデー
タ１００、ＲＯＭアドレスデータ２００、ＲＡＭアドレ
スデータ２０１および出力データ３００を比較する。す
なわち、読みだしデータ判定回路４０は、出力データ３
０３、出力データ３０２、出力データ３０１または主記
憶装置２（図１参照）の出力データのうち、いずれのデ
ータを索引するかを判定し、判定結果をデータ判定信号
４００として出力する。
【００１８】ここで、読みだしデータ判定回路４０によ
り主記憶装置２の出力データが選択された場合には、主
記憶データ読出し部６０は、アドレスバス６００を介し
て主記憶装置２へアクセスする。これにより、主記憶装
置２からマイクロ命令のデータがデータバス７００を介
して読み出された後、該マイクロ命令のデータがキャッ
シュデータアレイ３１に格納される。
り主記憶装置２の出力データが選択された場合には、主
記憶データ読出し部６０は、アドレスバス６００を介し
て主記憶装置２へアクセスする。これにより、主記憶装
置２からマイクロ命令のデータがデータバス７００を介
して読み出された後、該マイクロ命令のデータがキャッ
シュデータアレイ３１に格納される。
【００１９】また、データ選択部４１は、出力データ３
０３、出力データ３０２、出力データ３０２および主記
憶装置２の出力データの中から、データ判定信号４００
が示すデータ、すなわち読みだしデータ判定回路４０に
より選択されたデータを選択して、該データを出力デー
タ４０１として出力する。これにより、マイクロ命令供
給部５０は、出力データ４０１を出力データ５００とし
て出力した後、マイクロ命令処理部５１は、出力データ
５００より得られるマイクロ命令を実行する。
０３、出力データ３０２、出力データ３０２および主記
憶装置２の出力データの中から、データ判定信号４００
が示すデータ、すなわち読みだしデータ判定回路４０に
より選択されたデータを選択して、該データを出力デー
タ４０１として出力する。これにより、マイクロ命令供
給部５０は、出力データ４０１を出力データ５００とし
て出力した後、マイクロ命令処理部５１は、出力データ
５００より得られるマイクロ命令を実行する。
【００２０】
【発明の効果】以上説明したように、本発明によれば、
読みだし書き込み可能な第２の記憶手段が設けられてい
るので、第１の記憶手段に記憶される基本マイクロ命令
データの容量を増加させることができる。従って、本発
明によれば、マイクロ命令の供給性能を向上させること
ができる。また、本発明によれば、制御手段により第２
の記憶手段の記憶内容を書き換えることができるので、
第１の記憶手段に記憶されている準基本マイクロ命令に
不具合が生じた場合であっても、装置自体を使用するこ
とができるという効果が得られる。
読みだし書き込み可能な第２の記憶手段が設けられてい
るので、第１の記憶手段に記憶される基本マイクロ命令
データの容量を増加させることができる。従って、本発
明によれば、マイクロ命令の供給性能を向上させること
ができる。また、本発明によれば、制御手段により第２
の記憶手段の記憶内容を書き換えることができるので、
第１の記憶手段に記憶されている準基本マイクロ命令に
不具合が生じた場合であっても、装置自体を使用するこ
とができるという効果が得られる。
【図１】 本発明の一実施形態によるマイクロプロセッ
サ装置の概略構成を示すブロック図である。
サ装置の概略構成を示すブロック図である。
【図２】 図１に示すマイクロプロセッサ１の構成を示
すブロック図である。
すブロック図である。
１ マイクロプロセッサ ２ 主記憶装置 １０ 制御記憶索引アドレス生成部 ２０ ＲＯＭアドレス領域格納レジスタ ２１ ＲＡＭアドレス領域格納レジスタ ３０ キャッシュアドレスアレイ ３１ キャッシュデータアレイ ３２ 制御記憶ＲＡＭ ３３ 制御記憶ＲＯＭ ４０ 読みだしデータ判定回路 ４１ データ選択部 ５０ マイクロ命令供給部 ５１ マイクロ命令処理部 ６０ 主記憶データ読出し部
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) G06F 9/22 370 G06F 9/22 380
Claims (3)
- 【請求項１】 全マイクロ命令に対応する全マイクロ命
令データを記憶する主記憶手段と、前記 全マイクロ命令のうち基本的なマイクロ命令に対応
する基本マイクロ命令データを記憶する読み出し専用の
第１の記憶手段と、 前記全マイクロ命令のうち、前記基本マイクロ命令デー
タに準ずる使用頻度で使用されるマイクロ命令であって
不具合が発生する確率が高い準基本マイクロ命令に対応
する準基本マイクロ命令データを記憶する読みだし書き
込み可能な第２の記憶手段と、 前記第１の記憶手段に記憶されている前記基本マイクロ
命令データに不具合が生じたとき、前記主記憶手段にア
クセスすることにより、前記基本マイクロ命令データに
対応するデータを前記主記憶手段から読み出して前記第
２の記憶手段に書き込む制御手段とを具備することを特
徴とするマイクロプロセッサ装置。 - 【請求項２】 前記全マイクロ命令のうち、前記基本マ
イクロ命令および前記準基本マイクロ命令以外のマイク
ロ命令に対応するデータを記憶する第３の記憶手段を具
備することを特徴とする請求項１に記載のマイクロプロ
セッサ装置。 - 【請求項３】 前記第１の記憶手段は、リードオンリメ
モリであり、 第２の記憶手段は、ランダムアクセスメモリであり、 第３の記憶手段は、キャッシュメモリであることを特徴
とする請求項２に記載のマイクロプロセッサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9160267A JP3001464B2 (ja) | 1997-06-17 | 1997-06-17 | マイクロプロセッサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9160267A JP3001464B2 (ja) | 1997-06-17 | 1997-06-17 | マイクロプロセッサ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH117386A JPH117386A (ja) | 1999-01-12 |
| JP3001464B2 true JP3001464B2 (ja) | 2000-01-24 |
Family
ID=15711314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9160267A Expired - Fee Related JP3001464B2 (ja) | 1997-06-17 | 1997-06-17 | マイクロプロセッサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3001464B2 (ja) |
-
1997
- 1997-06-17 JP JP9160267A patent/JP3001464B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH117386A (ja) | 1999-01-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5566335A (en) | Method and apparatus for firmware upgrades in embedded systems | |
| AU628528B2 (en) | Memory configuration for use with means for interfacing a system control unit for a multi-processor system with the system main memory | |
| US5187792A (en) | Method and apparatus for selectively reclaiming a portion of RAM in a personal computer system | |
| US4475176A (en) | Memory control system | |
| JPS5821308B2 (ja) | ルツクアヘツド・コントロ−ル装置 | |
| EP0509994B1 (en) | Centralized reference and change table for a multiprocessor virtual memory system | |
| JP3001464B2 (ja) | マイクロプロセッサ装置 | |
| US4628450A (en) | Data processing system having a local memory which does not use a directory device with distributed resident programs and a method therefor | |
| JP3060812B2 (ja) | 情報処理装置 | |
| JP2597409B2 (ja) | マイクロコンピュータ | |
| JP3821911B2 (ja) | メモリ初期化制御方式 | |
| JP2627370B2 (ja) | 開発支援システム | |
| JPH1125006A (ja) | メモリテスト装置 | |
| JP3105822B2 (ja) | マイクロプログラム制御装置 | |
| US6430647B1 (en) | Data processing system for use in conjunction with a font card or the like | |
| EP0333215B1 (en) | Distributed reference and change table for a virtual memory system | |
| JP3616541B2 (ja) | マイクロプロセッサ装置、および、マイクロプロセッサ制御方法 | |
| JP3006487B2 (ja) | エミュレーション装置 | |
| JPH07306807A (ja) | コンピュータシステム装置 | |
| JPH1049440A (ja) | キャッシュメモリシステム | |
| JPH0320834A (ja) | 情報処理装置の初期診断方法 | |
| JPH10260828A (ja) | 制御記憶を有する情報処理装置 | |
| JPH05282194A (ja) | メモリアクセス制御方式 | |
| JPH04118730A (ja) | メモリアクセス回路 | |
| JPH01214948A (ja) | ランダム・アクセス・メモリのアクセス制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19991012 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071112 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081112 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081112 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091112 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |